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Full text data for US,EP,CN
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Inventor Inventor Assignee Assignee IPC IPC
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CN112201572A
多层晶圆的堆叠方法及用于多层晶圆堆叠的系统
Substantial Examination
Publication/Patent Number: CN112201572A Publication Date: 2021-01-08 Application Number: 202010990047.2 Filing Date: 2020-09-18 Inventor: 冯奕程   黄宇恒   陈帮     Assignee: 武汉新芯集成电路制造有限公司   IPC: H01L21/18 Abstract: 本申请提供一种多层晶圆的堆叠方法及用于多层晶圆堆叠的系统。该多层晶圆堆叠的方法包括:将晶圆与载片晶圆键合;其中,晶圆上设置有第一特征图形;获取第一特征图形的不同位置相对于载片晶圆的套刻偏差值;对不同位置所对应的套刻偏差值进行拟合,以获得晶圆的实际偏差值;基于实际偏差值对晶圆的曝光制程进行补偿。该方法能够避免因晶圆与载片晶圆对准精度较低而导致晶圆无法进行曝光,进而导致晶圆报废的问题发生。
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CN111599793A
半导体器件及其制造方法
Substantial Examination
Publication/Patent Number: CN111599793A Publication Date: 2020-08-28 Application Number: 202010450161.6 Filing Date: 2020-05-25 Inventor: 叶国梁   占迪     Assignee: 武汉新芯集成电路制造有限公司   IPC: H01L23/535 Abstract: 本发明提供了一种半导体器件及其制造方法,半导体器件包括至少一层辅助金属层,辅助金属层位于待互连的第一金属层与待互连的第二金属层之间;开孔暴露出辅助金属层的侧面;增大了露出的金属层的面积,从而增大互连层从开孔底部往上的填充速率,使开孔底部尽快填充形成互连层,避免填充互连层过程中顶部提前封口导致互连失败。互连层的顶面低于靠近互连层一侧的第一衬底的表面;互连层不形成在贯穿的第一衬底之间,确保了互连层与第一衬底之间的绝缘,且减小了待互连的第一金属层和待互连的第二金属层之间的配线距离,同时还减小了配线电容。