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Publication Date
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Filing Date
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Inventor Inventor | Assignee Assignee |
IPC
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1 | CN112201296A |
控制器、存储器系统及其操作方法
Substantial Examination
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Publication/Patent Number: CN112201296A | Publication Date: 2021-01-08 | Application Number: 202010022250.0 | Filing Date: 2020-01-09 | Inventor： 朴振 李宗珉 | Assignee: 爱思开海力士有限公司 | IPC: G11C16/26 | Abstract: 一种存储器系统包括：非易失性存储器装置；以及控制器，控制非易失性存储器装置。非易失性存储器装置包括存储器单元以第一模式存储一位数据的第一数据存储区域和存储器单元以第二模式存储两位或更多位数据的第二数据存储区域。控制器控制非易失性存储器装置以第二模式对第一数据存储区域和第二数据存储区域执行读取操作。控制器将通过读取操作从第一数据存储区域读取的第一数据解码为第一模式的数据，并将通过读取操作从第二数据存储区域读取的第二数据解码为第二模式的数据。控制器控制非易失性存储器装置通过将读取第二模式的数据的多个读取电压中的任意一个改变为读取第一模式的数据的读取电压值来以第二模式对第一数据存储区域执行读取操作。 | |||
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2 | CN108091366B |
Flash读取电路和读取方法
Grant
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Publication/Patent Number: CN108091366B | Publication Date: 2021-01-29 | Application Number: 201711470774.0 | Filing Date: 2017-12-29 | Inventor： 冯海英 史兴强 强小燕 范学士 | Assignee: 中国电子科技集团公司第五十八研究所 | IPC: G11C16/26 | Abstract: 本发明公开了一种Flash读取电路和读取方法，属于集成电路技术领域。所述Flash读取电路包括：AHB主模块、Flash接口单元、锁存单元；所述AHB主模块与所述Flash接口单元电性连接；所述Flash接口单元与所述锁存单元电性连接，所述锁存单元与所述AHB主模块连接；所述Flash接口单元用于将从Flash中读取到的数据锁存至所述锁存单元，并将所述锁存单元中的数据输出至所述AHB主模块；解决了现有技术中Flash数据读取效率低的问题，达到了可以提高Flash读取效率的效果。 | |||
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3 | CN108305661B |
半导体存储装置及其数据读出方法
Grant
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Publication/Patent Number: CN108305661B | Publication Date: 2021-02-12 | Application Number: 201810002073.2 | Filing Date: 2018-01-02 | Inventor： 小嶋英充 | Assignee: 华邦电子股份有限公司 | IPC: G11C16/26 | Abstract: 本发明提供一种半导体存储装置及其数据读出方法。该半导体存储装置包括列选择电路，基于列选择信号YS在从页缓冲器100读出的数据中选择n位数据，将选择的数据输出至n位数据总线40；差动感测放大器30，回应激活信号SAE以感测数据总线40的n位的数据；输出电路60，回应与外部供给的串列时脉信号SCLK同步的时脉信号PSCCLK，从差动感测放大器30所感测的n位的数据选择m位的数据，将选择的m位的数据从输出端子输出；验证电路100，比较差动感测放大器30A感测的数据与从输出电路60输出的数据，以验证读出数据的正误。 | |||
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4 | CN112420109A |
非易失性存储器设备和存储系统
Public
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Publication/Patent Number: CN112420109A | Publication Date: 2021-02-26 | Application Number: 202010748789.4 | Filing Date: 2020-07-30 | Inventor： 李允宑 金灿河 卢羌镐 李熙元 | Assignee: 三星电子株式会社 | IPC: G11C16/26 | Abstract: 一种非易失性存储器设备包括：存储器单元阵列，该存储器单元阵列包括多个单元串，单元串中的至少一个包括在与基板的表面垂直的方向上堆叠的多个存储器单元，存储器单元中的至少一个是存储至少三个比特的多层级单元；以及控制逻辑电路，被配置为控制页缓冲器以利用一个读取电压来读取存储器单元的快速读取页以及存储器单元的至少两个正常读取页利用相同数量的读取电压来读取。 | |||
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5 | CN109841256B |
闪存参考电路
Grant
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Publication/Patent Number: CN109841256B | Publication Date: 2021-01-15 | Application Number: 201711230684.4 | Filing Date: 2017-11-29 | Inventor： 陈讲重 胡洪 张建军 | Assignee: 北京兆易创新科技股份有限公司 合肥格易集成电路有限公司 | IPC: G11C16/26 | Abstract: 本发明公开了一种闪存参考电路，包括：正温度系数电流模块用于产生第一电流，第一电流为正温度系数电流；负温度系数电流模块用于产生第二电流，第二电流为负温度系数电流；控制模块的第一端与正温度系数电流模块的第一端电连接，控制模块的第二端与负温度系数电流模块的第一端电连接，控制模块的第三端与负温度系数电流模块的第二端电连接，控制模块用于根据第一电流和第二电流，产生参考电流由控制模块的第四端输出，参考电流的温度系数为正温度系数、负温度系数或者零温度系数。本发明实施例提供了一种闪存参考电路，通过正温度系数电流模块、负温度系数电流模块和控制模块，以获得不同温度系数的参考电流。 | |||
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6 | CN107516543B |
半导体存储装置及存储器系统
Grant
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Publication/Patent Number: CN107516543B | Publication Date: 2021-02-05 | Application Number: 201610738424.7 | Filing Date: 2016-08-26 | Inventor： 王维汉 桥本寿文 柴田升 | Assignee: 东芝存储器株式会社 | IPC: G11C16/26 | Abstract: 本发明的实施方式提供一种能够使动作高速化的半导体存储装置及存储器系统。实施方式的半导体存储装置1具备：第1及第2存储器单元，分别能够保存包含第1及第2比特的2比特以上的数据；第1及第2字线，分别连接于第1及第2存储器单元；及第1及第2存储器单元阵列，分别包含第1及第2存储器单元。第1比特使用至少第1电压进行确定，第2比特使用与第1电压不同的至少第2及第3电压进行确定。在读出动作时，通过对第1及第2字线施加第1至第3电压，而将与第1比特关联的第1页面从第1存储器单元阵列以页面单位读出，且与第1页面的读出平行地，将与第2比特关联的第2页面从第2存储器单元阵列以页面单位读出。 | |||
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7 | CN107808683B |
用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器
Grant
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Publication/Patent Number: CN107808683B | Publication Date: 2021-02-19 | Application Number: 201610815185.0 | Filing Date: 2016-09-09 | Inventor： 盛斌 S.周 T.王 R.钱 L.郭 D.白 | Assignee: 硅存储技术公司 | IPC: G11C16/26 | Abstract: 本发明涉及用于读取阵列中的闪存单元的值的改进读出放大器。在一个实施例中，读出放大器包括改进的预充电电路，以用于在预充电周期期间对位线进行预充电，从而提高读操作的速度。在另一个实施例中，读出放大器包括简化的地址解码电路，以提高读操作的速度。 | |||
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8 | CN112292729A |
具有改善的读取性能的分裂栅闪存单元
Public
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Publication/Patent Number: CN112292729A | Publication Date: 2021-01-29 | Application Number: 201980041277.X | Filing Date: 2019-06-17 | Inventor： S·达里亚纳尼 M·g·马丁 G·费斯特斯 | Assignee: 微芯片技术股份有限公司 | IPC: G11C16/04 | Abstract: 本公开的实施方案提供了用于改善分裂栅闪存单元中的读取窗的系统和方法，例如，通过在单元读取操作期间用非零(正或负)电压偏压控制栅端子来改善或控制该单元的擦除状态读取性能或编程状态读取性能。操作分裂栅闪存单元的方法可以包括在该单元中执行编程操作、执行擦除操作和执行读取操作，其中每个读取操作包括向字线施加第一非零电压，向位线施加第二非零电压，以及向控制栅施加第三非零电压V。 | |||
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9 | CN107564566B |
存储系统及写入方法
Grant
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Publication/Patent Number: CN107564566B | Publication Date: 2021-02-26 | Application Number: 201710058817.8 | Filing Date: 2017-01-23 | Inventor： 原德正 柴田升 | Assignee: 东芝存储器株式会社 | IPC: G11C16/10 | Abstract: 本发明的实施方式提供能既抑制单元间相互干扰又减小存储控制器的写入缓冲量的存储系统及写入方法。实施方式的存储系统具备：具有多个存储单元的非易失性存储器和存储控制器。所述多个存储单元能存储三位的数据。所述多个存储单元分别使所述三位中的第一位与第一页对应、第二位与第二页对应、第三位与第三页对应。所述存储控制器使所述非易失性存储器执行基于要在所述第一页写入的数据的第一编程。此外，所述存储控制器在所述第一编程后使所述非易失性存储器执行基于要在所述第二及第三页写入的数据的第二编程。 | |||
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10 | CN105632558B |
包括多电平单元的存储器件及其操作方法
Grant
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Publication/Patent Number: CN105632558B | Publication Date: 2021-01-12 | Application Number: 201510822283.2 | Filing Date: 2015-11-24 | Inventor： 朴贤国 尹治元 边大锡 | Assignee: 三星电子株式会社 | IPC: G11C16/26 | Abstract: 本申请公开了包括多电平单元的存储器件及其操作方法。操作存储器件的方法包括：通过多个感测操作相对于多电平单元执行第一读操作以确定第一状态；和通过多个感测操作相对于多电平单元执行第二读操作以确定第二状态。在第一读操作中在第一感测操作中使用的第一电压的电平与在第二感测操作中使用的第二电压的电平不同于在第二读操作中在第一感测操作中使用的第三电压的电平与在第二感测操作中使用的第四电压的电平之间的差。 | |||
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11 | US2021035647A1 |
SEMICONDUCTOR DEVICE AND CONTINUOUS READING METHOD
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Publication/Patent Number: US2021035647A1 | Publication Date: 2021-02-04 | Application Number: 16/931,406 | Filing Date: 2020-07-16 | Inventor： Senoo, Makoto Suito, Katsutoshi Taniguchi, Tsutomu Okabe, Sho | Assignee: Winbond Electronics Corp. | IPC: G11C16/26 | Abstract: A continuous readout method of a flash memory is provided. Selected bit lines (BL0, BL4, BL8, and BL12) are masked by three non-selected bit lines when data of a cache memory (C0) of a selected page of a memory cell array is read. Selected bit lines (BL2, BL6, BL10, and BL14) are masked by three non-selected bit lines when data of a cache memory (C1) of the same selected page is read. In this way, each of first page data and second page data read from a plurality of selected pages is continuously outputted. | |||
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12 | CN112242170A |
使用数据结构来估计读取电平阈值
Substantial Examination
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Publication/Patent Number: CN112242170A | Publication Date: 2021-01-19 | Application Number: 202010685243.9 | Filing Date: 2020-07-16 | Inventor： M·舍佩雷克 L·j·考德莱 B·a·利卡宁 | Assignee: 美光科技公司 | IPC: G11C16/26 | Abstract: 本申请涉及使用数据结构来估计读取电平阈值。数据结构被生成，其标识位于存储器组件的编程分布之间的谷的形状。所述数据结构标识在与所述存储器组件的逻辑页面类型关联的所述谷处的读取电平阈值。对于所述读取电平阈值中的每一个，所述数据结构关联相应的错误计数。使用所述数据结构估计读取电平阈值。使用所述读取电平阈值在所述存储器组件执行读取操作，所述读取电平阈值使用数据结构来标识。 | |||
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13 | US2021041821A1 |
IDENTIFICATION AND REMEDY OF BLANKET CREEP CONDITIONS
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Publication/Patent Number: US2021041821A1 | Publication Date: 2021-02-11 | Application Number: 16/975,831 | Filing Date: 2018-04-23 | Inventor： Moalem, Sasi Shkuri, Kobi | Assignee: Hewlett-Packard Development Company, L.P. | IPC: G03G15/00 | Abstract: In one example of the disclosure, a first sensor located adjacent to a first end of the blanket drum is utilized to take a first temperature reading. A second sensor located adjacent to a second end of the blanket drum is utilized to take a second temperature reading. A blanket creep condition is identified responsive to determining a difference in blanket drum temperatures is in excess of a predetermined threshold. A remedial measure is caused to be performed to address the blanket creep condition. | |||
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14 | US2021011656A1 |
READ SAMPLE OFFSET BIT DETERMINATION IN A MEMORY SUB-SYSTEM
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Publication/Patent Number: US2021011656A1 | Publication Date: 2021-01-14 | Application Number: 16/507,844 | Filing Date: 2019-07-10 | Inventor： Sheperek, Michael Liikanen, Bruce A. | Assignee: Micron Technology, Inc. | IPC: G06F3/06 | Abstract: The present disclosure is directed to read sample offset most probable bit operation associated with a memory component. A processing device performs a first read, a second read, and a third read of data from the memory component using a center value corresponding to a read threshold voltage value, a negative offset value, and a positive offset value, respectively. The processing device performs a most probable bit operation on the first set of data, the second set of data, and the third set of date to generate a most probable bit sequence corresponding to the data associated with the memory component. The processing device can store or output the generated most probable bit sequence. | |||
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15 | CN109411002B |
一种数据读取的方法及闪存控制器
Grant
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Publication/Patent Number: CN109411002B | Publication Date: 2021-01-29 | Application Number: 201710698122.6 | Filing Date: 2017-08-15 | Inventor： 石亮 李乔 底晔佳 戴芬 王元钢 | Assignee: 华为技术有限公司 重庆大学 | IPC: G11C16/26 | Abstract: 一种数据读取的方法及闪存控制器，该方法包括闪存控制器获取数据读取请求，所述数据读取请求包括待读取数据的地址，根据所述待读取数据的地址，确定所述待读取数据所在的闪存块，闪存控制器在所述待读取数据所在的闪存块所处的读取阶段为第一阶段时，根据所述闪存块当前导通电压的降低量，确定出所述闪存块的非读字线上降低后的导通电压，并设置待读字线的读取电压；根据所述闪存块上非读字线上的降低后的导通电压和所述待读字线的读取电压，读取数据。闪存控制器通过确认闪存块所处的读取阶段位于第一段时，将全部非读字线上的导通电压降低，来实现保证在额外读错误不影响性能的前提下，减少字线上的读干扰错误，从而改善闪存访问性能。 | |||
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16 | CN112349330A |
一种SFQ电路与CMOS电路间交互方法及系统
Public
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Publication/Patent Number: CN112349330A | Publication Date: 2021-02-09 | Application Number: 202011210460.9 | Filing Date: 2020-11-03 | Inventor： 杨佳洪 唐光明 瞿佩瑶 郑祥雨 叶旭东 于佩石 | Assignee: 中国科学院计算技术研究所 | IPC: G11C16/08 | Abstract: 本发明提出一种SFQ电路与CMOS电路间交互方法，包括：单磁通量子芯片发送用于完成指定操作的单个SFQ脉冲至同步非破坏性读出单元的数据输入端，该同步非破坏性读出单元的数据输出端持续输出连续SFQ脉冲至CMOS电路中的电平逻辑输入端完成该指定操作；完成指定操作后该单磁通量子芯片发送复位信号至该同步非破坏性读出单元的复位端口，以停止输出SFQ脉冲至CMOS电路。本发明申请在需要ANDRO输出固定周期的连续SFQ脉冲的时候，在ANDRO的数据端口输入一个SFQ脉冲，就会有固定周期的连续SFQ脉冲输出；需要ANDRO停止输出SFQ脉冲的时候，那么在ANDRO的重置端口输入一个SFQ脉冲，ANDRO就会停止输出SFQ脉冲。以实现SFQ电路与CMOS电路的数据交互。 | |||
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17 | CN108109661B |
快闪存储器及其操作方法
Grant
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Publication/Patent Number: CN108109661B | Publication Date: 2021-01-26 | Application Number: 201611055850.7 | Filing Date: 2016-11-25 | Inventor： 杨世贤 萧友章 梁誉赢 | Assignee: 翰顺联电子科技(南京)有限公司 | IPC: G11C16/26 | Abstract: 一种快闪存储器，应用以产生一二维乱数矩阵，其特征在于包括：一处理电路；以及一二维线性反馈移位寄存器，耦接所述处理电路，所述二维线性反馈移位寄存器经由所述处理电路指示以执行如下操作：提供K比特长度的一第一线性反馈移位寄存器以产生2‑1个比特长度的一第一序列；欲得M种变化组合，于所述第一序列的第i个比特起以一固定间距选取M*L个比特以形成一第二序列；转换所述第二序列为MxL的一二维矩阵；以及提供L比特长度的一第二线性反馈移位寄存器给所述二维矩阵以形成MxN的所述二维乱数矩阵，其中N等于2‑1。 | |||
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18 | US10885986B2 |
Low noise bit line circuits
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Publication/Patent Number: US10885986B2 | Publication Date: 2021-01-05 | Application Number: 16/278,026 | Filing Date: 2019-02-15 | Inventor： Hung, Ji-yu | Assignee: MACRONIX INTERNATIONAL CO., LTD. | IPC: G11C16/24 | Abstract: The disclosed technology teaches a memory device with memory cells, each with a sense circuit with an input node in current flow communication, a BLC transistor, a transfer transistor, a current source transistor, and an output circuit to generate data based on a voltage on the sensing node. Also disclosed is a sensing sequence in which control circuits apply BLC voltage to the BLC transistor, transfer voltage to the transfer transistor and current control voltage to the current source transistor to provide a charging current to the BL, and to adjust the current control voltage to provide a keeping current on the BL from the current source transistor, and to apply a read voltage to a selected memory cell on the bit line. Additionally included is applying a timing signal to the output circuit to generate the data based on a voltage on the sensing node. | |||
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19 | CN112259149A |
半导体存储装置
Substantial Examination
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Publication/Patent Number: CN112259149A | Publication Date: 2021-01-22 | Application Number: 202011145642.2 | Filing Date: 2016-07-22 | Inventor： 前嶋洋 细野浩司 安福正 柴田升 | Assignee: 东芝存储器株式会社 | IPC: G11C16/10 | Abstract: 本发明的实施方式提供一种能够降低消耗电力的半导体存储装置。实施方式的存储系统包括：第1及第2存储单元；及第1及第2位线，分别连接在第1及第2存储单元。对第1存储单元写入第1数据(A‑level)，对第2存储单元写入第2数据(B‑level)。在写入动作的第1组(在图7‑8中为第1‑2次的循环)中，在编程动作时对第1位线施加第1电压(0V)，第2位线被设为电气地浮动的状态，在验证动作时，不进行与第2数据(B‑level)相关的验证动作而进行与第1数据(A‑level)相关的验证动作。 | |||
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20 | EP3766072A1 |
METHOD AND APPARATUS FOR PROGRAMMING ANALOG NEURAL MEMORY IN A DEEP LEARNING ARTIFICIAL NEURAL NETWORK
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Publication/Patent Number: EP3766072A1 | Publication Date: 2021-01-20 | Application Number: 19767102.7 | Filing Date: 2019-01-18 | Inventor： Tran, Hieu Van Tiwari, Vipin Do, Nhan Reiten, Mark | Assignee: Silicon Storage Technology, Inc. | IPC: G11C16/34 |
3.Current Quota