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Inventor Inventor Assignee Assignee IPC IPC
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CN112331243A
同时钟域下寄存器的逻辑解耦方法
Public
Publication/Patent Number: CN112331243A Publication Date: 2021-02-05 Application Number: 202011348726.6 Filing Date: 2020-11-26 Inventor: 赵少峰   Assignee: 安徽省东科半导体有限公司   IPC: G11C7/22 Abstract: 本发明实施例涉及一种同时钟域下寄存器的逻辑解耦方法,包括:获取同时钟域下的接入时钟树的全部寄存器信息;对每个寄存器赋予一个不同的簇识别标记;当确定后级的第二寄存器与前级的第一寄存器之间存在时序路径时,将后级的第二寄存器的簇识别标记修改为第一寄存器的簇识别标记;遍历全部寄存器后,将具有相同簇识别标记的寄存器分为一簇,不在同一簇的寄存器之间互为逻辑解耦;根据簇识别标记对预布局进行调整,将同一簇的多个寄存器的物理位置按照设计规则调整在一定区域内,构建成一个子时钟域;对每个子时钟域插入一个或多个子根缓冲器,以将每个子时钟域独立接入时钟树,并通过插入的一个或多个子根缓冲器驱动子时钟域内的各寄存器。
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CN112397116A
与时钟信号同步的信号生成电路及使用其的半导体装置
Publication/Patent Number: CN112397116A Publication Date: 2021-02-23 Application Number: 202010321027.6 Filing Date: 2020-04-22 Inventor: 金永旭   Assignee: 爱思开海力士有限公司   IPC: G11C7/22 Abstract: 本申请涉及一种与时钟信号同步的信号生成电路及使用其的半导体装置。一种信号生成电路包括时钟分频器电路、导通脉冲生成电路、关断脉冲生成电路和输出信号生成电路。导通脉冲生成电路同步于第一分频时钟信号和第二分频时钟信号来将输入信号延迟并且生成偶数导通脉冲信号和奇数导通脉冲信号。关断脉冲生成电路同步于第一分频时钟信号和第二分频时钟信号来将偶数导通脉冲信号和奇数导通脉冲信号延迟并且生成多个延迟信号。输出信号生成电路基于同步于第一分频时钟信号被延迟的延迟信号来生成第一预输出信号,基于同步于第二分频时钟信号被延迟的延迟信号来生成第二预输出信号,并且基于第一预输出信号和第二预输出信号来生成输出信号。
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CN112289349A
用于存储器装置中的时钟信号对准的方法以及采用所述方法的存储器装置及系统
Public
Publication/Patent Number: CN112289349A Publication Date: 2021-01-29 Application Number: 202010572946.0 Filing Date: 2020-06-22 Inventor: R·k·理查兹   D·卡特里   Assignee: 美光科技公司   IPC: G11C7/22 Abstract: 本申请案涉及用于存储器装置中的时钟信号对准的方法以及采用所述方法的存储器装置及系统。存储器模块或电子系统的存储器装置或其它组件可使经接收时钟信号偏移。例如,所述存储器装置可接收具有用于系统的标称操作速度或频率的时钟信号,且所述存储器装置可基于其它操作因素(例如其它信号的速度或频率、物理约束、从主机装置接收的指示等)调整所述时钟信号或使所述时钟信号偏移。时钟偏移值可基于例如命令/地址信令的传播。在一些实例中,存储器模块可包含可管理或协调所述模块上的各种存储器装置当中或之间的时钟偏移的寄存时钟驱动器RCD、集线器或本地控制器。时钟偏移值可经编程到模式寄存器或若干模式寄存器。
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US10916278B1
Memory controller and memory data receiving method for generate better sampling clock signal
Publication/Patent Number: US10916278B1 Publication Date: 2021-02-09 Application Number: 16/575,353 Filing Date: 2019-09-18 Inventor: Chi, Kuo-wei   Yu, Chun-chi   Chang, Chih-wei   Chou, Gerchih   Chen, Shih-chang   Tsai, Fu-chin   Lin, Shih-han   Tsai, Min-han   Assignee: Realtek Semiconductor Corp.   IPC: G11C7/22 Abstract: A memory controller comprising: a delay circuit, configured to use a first delay value and a second delay value to respectively delay a sampling clock signal to generate a first and a second delayed sampling clock signal; a sampling circuit, configured to use a first edge of the first delayed sampling clock signal to sample a data signal to generate a first sampling value, and configured to use a second edge of the second delayed sampling clock signal to sample the data signal to generate a second sampling value; and a calibrating circuit, configured to generate a sampling delay value according to the first delay value based on the first sampling value and the second sampling value. The delay circuit uses the sampling delay value to generate an adjusted sampling clock signal and the sampling circuit sample the data signal by the adjusted sampling clock signal.
5
CN112309451A
存储器控制器、存储器的读取控制的方法及相关存储系统
Public
Publication/Patent Number: CN112309451A Publication Date: 2021-02-02 Application Number: 201910693148.0 Filing Date: 2019-07-30 Inventor: 刘先凤   Assignee: 厦门星宸科技有限公司   IPC: G11C7/22 Abstract: 本发明提供一种存储器控制器、存储器的读取控制的方法及相关存储系统。该存储器控制器包含一数据锁存电路、一遮罩产生电路、一电耦接至该遮罩产生电路的时钟控制逻辑以及一电耦接至该数据锁存电路和该时钟控制逻辑的解复用器。该数据锁存电路依据来自该存储器的一数据选通信号来锁存来自该存储器的一数据信号中的一系列数据。该遮罩产生电路依据该数据选通信号来产生一遮罩信号。该时钟控制逻辑依据该遮罩信号产生一接收时钟信号。该解复用器藉助该接收时钟信号决定该系列数据中的有效数据。本发明能解决在相关技术中产生额外的数据延迟的问题;相较于相关技术,本发明的存储器控制器所产生的遮罩信号的时序能具有较大的容忍度。
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CN110097902B
针对同一端口的读写控制模块及方法、双端口存储器
Grant
Publication/Patent Number: CN110097902B Publication Date: 2021-01-29 Application Number: 201910298680.2 Filing Date: 2019-04-15 Inventor: 秋小强   Assignee: 中科亿海微电子科技(苏州)有限公司   IPC: G11C7/10 Abstract: 一种针对同一端口的读写控制模块及方法、双端口存储器,针对同一端口的读写控制模块可通过配置时钟延时产生模块的各级延时,来调控读时序和写时序,从而使得读写脉冲产生模块产生时序错开的读脉冲信号和写脉冲信号,读写控制信号产生模块产生的端口读写控制信号分别对读脉冲信号和写脉冲信号进行读或写控制,从而在字线控制信号产生模块生成字线控制信号。读脉冲信号和写脉冲信号分别包含多个在时间上周期分布的读脉冲和写脉冲,根据实际读写需要对一个周期内的读脉冲和写脉冲的个数可以进行灵活设置,从而产生不同模式下的字线控制信号,可以实现一个时钟周期内数据的先读后写,结构简单,调控方便且高效,数据具有较高的实时性。
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CN107799136B
SONOS读时序电路
Grant
Publication/Patent Number: CN107799136B Publication Date: 2021-01-22 Application Number: 201711163472.9 Filing Date: 2017-11-21 Inventor: 刘芳芳   Assignee: 上海华虹宏力半导体制造有限公司   IPC: G11C7/10 Abstract: 本发明公开了一种SONOS读时序电路,包含:第一及第二PMOS管,第一及第二NMOS管,以及一个电容;其中第一PMOS与第一NMOS串联,第二PMOS与第二NMOS串联;第一PMOS与第二PMOS的源极接电源;第一PMOS与第一NMOS的栅极并联后接输入,第一PMOS与第一NMOS的串联节点接第二PMOS及第二NMOS的栅极;第二PMOS与第二NMOS的串联节点为输出端口,第二NMOS的源极接地;所述电容一端接地,另一端接第二PMOS及第二NMOS的栅极;所述第一NMOS的源极通过一旁路电流源接地。本发明采用具有正负温度系数的旁路电流源,对被选中读的单元的预充电时间和产生灵敏放大器比较数据“0”或“1”的时间时序进行重新分配,保证读时序电路在低温下也能稳定有效读取数据。
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CN112309445A
存储器接口电路、存储器存储装置及信号产生方法
Public
Publication/Patent Number: CN112309445A Publication Date: 2021-02-02 Application Number: 201910705264.X Filing Date: 2019-08-01 Inventor: 黄明前   Assignee: 群联电子股份有限公司   IPC: G11C7/10 Abstract: 本发明提供一种存储器接口电路、存储器存储装置及信号产生方法。存储器接口电路用于连接易失性存储器模块与存储器控制器。存储器接口电路包括时脉产生电路、第一接口电路及第二接口电路。时脉产生电路用以提供参考时脉信号。第一接口电路用以基于参考时脉信号的第一转态点提供地址信号至易失性存储器模块。第二接口电路用以基于参考时脉信号的第二转态点提供指令信号至易失性存储器模块。第一转态点为参考时脉信号的上升缘与下降缘的其中之一。第二转态点为参考时脉信号的上升缘与下降缘的其中的另一。
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CN108027787B
伪双端口存储器
Grant
Publication/Patent Number: CN108027787B Publication Date: 2021-01-22 Application Number: 201680053088.0 Filing Date: 2016-08-16 Inventor: T·c·y·郭   N·n·德塞   晶昌镐   Assignee: 高通股份有限公司   IPC: G06F13/16 Abstract: 公开了存储器和用于访问存储器的方法的各方面。存储器包括多个存储器单元,其被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及第二模式下在存储器周期中支持只写操作。存储器还包括被配置为生成用于读取操作的读取时钟和用于写入操作的写入时钟的控制电路。在第一模式下写入时钟的定时是读取时钟的定时的函数,并且在第二模式下是存储器周期的定时。
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CN112309452A
前景自动校准数据接收窗口的方法及相关装置
Public
Publication/Patent Number: CN112309452A Publication Date: 2021-02-02 Application Number: 202010261348.1 Filing Date: 2020-04-03 Inventor: 陈世昌   余俊锜   张志伟   纪国伟   蔡福钦   林士涵   周格至   Assignee: 瑞昱半导体股份有限公司   IPC: G11C7/22 Abstract: 本申请涉及前景自动校准数据接收窗口的方法及相关装置。一种前景自动校准数据接收窗口的方法,用于一动态随机存取内存器系统,该方法包含有:从该动态随机存取内存器系统中的一动态随机存取内存器,接收一数据触发信号及数据;根据接收到的该数据触发信号,获取一数据触发信号;通过关于该数据触发信号的频率的一时间周期,产生三个时间点;于该三个时间点,分别取样数据,以产生三个取样数据;根据该三个取样数据之间的比较,判断是否调整该三个时间点的位置;以及当判断不需调整该三个时间点的位置时,根据该三个时间点的位置,设定一有效数据接收窗口。
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CN112216315A
用于存储器装置的低功率模式
Substantial Examination
Publication/Patent Number: CN112216315A Publication Date: 2021-01-12 Application Number: 202010625600.2 Filing Date: 2020-07-02 Inventor: 何源   Assignee: 美光科技公司   IPC: G11C5/14 Abstract: 本申请涉及用于存储器装置的低功率模式。存储器装置可以标识被配置成存储在存储器单元阵列中的数据的模式,并且确定所述数据模式是否满足标准。如果数据的位中的每个位包含同一逻辑值,则所述数据模式可以满足所述标准。如果所述数据模式满足所述标准,则所述存储器装置可以:禁用所述存储器装置的内部总线的驱动器;将数据线与所述内部总线隔离;或者将所述数据线与电压源耦合;或者其组合。所述存储器装置可以进一步基于标识所述数据模式满足所述标准来禁用时钟树的信号。
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CN107799139B
占空比校正器件及包括其的半导体器件
Grant
Publication/Patent Number: CN107799139B Publication Date: 2021-01-15 Application Number: 201710778063.3 Filing Date: 2017-09-01 Inventor: 崔谨镐   金东均   李东郁   朴珉秀   Assignee: 爱思开海力士有限公司   IPC: G11C7/22 Abstract: 可以提供一种占空比校正器件。占空比校正器件可以包括占空比控制器,其被配置为通过控制占空比校正信号的占空比来输出控制信号,并且检测反馈信号的电平以基于在反馈信号的电平与一逻辑电平相对应的时段施加的码信号来转换占空比。占空比校正器件可以包括功率门控电路,其被配置为通过驱动控制信号来产生反馈信号。
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US2021036690A1
AUTONOMOUS DUTY CYCLE CALIBRATION
Publication/Patent Number: US2021036690A1 Publication Date: 2021-02-04 Application Number: 17/075,462 Filing Date: 2020-10-20 Inventor: Tang, Qiang   Assignee: Micron Technology, Inc.   IPC: H03K3/017 Abstract: Several embodiments of electrical circuit devices and systems with clock distortion calibration circuitry are disclosed herein. In one embodiment, an electrical circuit device includes clock distortion calibration circuitry to calibrate a clock signal. The clock distortion calibration circuitry is configured to determine when one or more duty cycle calibration (DCC) conditions are met. When the DCC condition(s) are met, the clock distortion calibration circuitry is configured adjust a trim value associated with at least one of first and second duty cycles of first and second voltage signals, respectively. In some embodiments, the clock distortion calibration circuitry is configured to calibrate at least one of the first and the second duty cycles of the first and the second voltage signals using the adjusted trim value to account for duty cycle distortion encountered across various voltages and/or temperatures while the electrical circuit devices and/or systems remain in a powered on state.
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EP3762925A1
DELAY ELEMENT, DELAY ELEMENT CHAIN AND FAST ALL-DIGITAL CLOCK FREQUENCY ADAPTATION CIRCUIT FOR VOLTAGE DROOP TOLERANCE
Publication/Patent Number: EP3762925A1 Publication Date: 2021-01-13 Application Number: 19708574.9 Filing Date: 2019-03-11 Inventor: Lenzen, Christoph   FÜgger, Matthias   Wiederhake, Ben   Kinali, Attila   Assignee: Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V.   IPC: G11C7/22
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US10885958B2
Semiconductor device with phase difference detection circuit between a clock and strobe signal
Publication/Patent Number: US10885958B2 Publication Date: 2021-01-05 Application Number: 16/192,479 Filing Date: 2018-11-15 Inventor: Lim, Yu Ri   Yoon, Sangsic   Assignee: SK hynix Inc.   IPC: G11C7/22 Abstract: A semiconductor device includes a phase difference detection circuit configured to generate a detection signal by detecting a phase difference of a clock and a strobe signal, the detection signal being generated at a logic level of the strobe signal in synchronization with the clock, and configured to generate a write clock by delaying the strobe signal. The semiconductor device also includes a control signal generation circuit configured to store the detection signal, in synchronization with the write clock, and configured to output the stored detection signal as a control signal.
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US2021005233A1
MEMORY DEVICE AND METHOD OF OPERATING THE SAME
Publication/Patent Number: US2021005233A1 Publication Date: 2021-01-07 Application Number: 16/773,643 Filing Date: 2020-01-27 Inventor: Kim, Heon Ki   Ok, Sung Hwa   Assignee: SK hynix Inc.   IPC: G11C7/22 Abstract: The present technology relates to a memory device that generates various signals used in a read training operation and a method of operating the memory device. The memory device according to an embodiment of the present disclosure includes an address counter configured to generate a plurality of count signals based on a read training enable signal and a first clock signal received from a memory controller, and an address section identification signal generator configured to generate address section identification signals used in identifying a plurality of address sections based on at least one of the plurality of count signals.
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CN112204664A
用于设置用于改进时钟工作循环的工作循环调整器的设备及方法
Substantial Examination
Publication/Patent Number: CN112204664A Publication Date: 2021-01-08 Application Number: 201880093863.4 Filing Date: 2018-10-19 Inventor: 金康永   Assignee: 美光科技公司   IPC: G11C7/22 Abstract: 本发明揭示用于设置工作循环器调整器以改进时钟工作循环的设备及方法。所述工作循环调整器可按不同量进行调整,至少一者小于另一者。确定何时使用较小调整可基于工作循环结果。工作循环监测器可具有偏移。可将用于到期工作循环调整器的小循环代码设置到工作循环监测偏移的中间值。可通过识别用于所述工作循环监测偏移的上边界及下边界的工作循环代码确定所述工作循环监测偏移。
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CN111128262B
存储器电路、电路控制方法、集成电路器件及处理器
Publication/Patent Number: CN111128262B Publication Date: 2021-02-23 Application Number: 201911314768.5 Filing Date: 2019-12-17 Inventor: 黄瑞锋   杨昌楷   王建龙   Assignee: 海光信息技术股份有限公司   IPC: G11C7/22 Abstract: 本申请提供一种存储器电路、电路控制方法、集成电路器件及处理器,包括:读写相关信号线,逻辑与电路,使能信号发生器、控制器以及执行器;读写相关信号线与对应的逻辑与电路的第一输入端连接,使能信号发生器的输出端和逻辑与电路的第二输入端连接,逻辑与电路的输出端与对应的执行器连接;控制器与使能信号发生器的输入端连接,控制器用于控制使能信号发生器的输出端输出使能信号的时刻。逻辑与电路的其中一个输入端受使能信号发生器的输出端控制,便可以利用使能信号发生器来调节逻辑与电路的输出端的开启或关闭,从而在时钟信号的周期较长时,通过使能信号发生器缩短执行器接收到高电平信号的时长,避免BL被拉得过低,减少功耗。
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CN110060716B
收发器和时钟产生模块
Grant
Publication/Patent Number: CN110060716B Publication Date: 2021-01-26 Application Number: 201910001649.8 Filing Date: 2019-01-02 Inventor: 徐瑛佑   庄志伦   郭柏均   Assignee: 联发科技股份有限公司   IPC: G11C7/10 Abstract: 本发明提供了一种提供了收发器和时钟产生模块。收发器包括接收器和时钟产生模块。接收器对接收输入数据和接收输入选通信号进行接收。接收器包括用于延迟接收输入数据的数据接收电路和用于延迟接收输入选通信号的选通接收电路。时钟产生模块包括校准电路,相位补偿模块和多相位信号产生器。相位补偿模块根据校准电路产生的数据相位补偿信号和选通相位补偿信号补偿数据接收电路和选通接收电路中的其中一个补偿信号。多相位信号产生器产生相移系统时钟信号。第一相移系统时钟信号和第二相移系统时钟信号之间的相位差等于接收路径数据和接收路径选通信号之间的相位差。采用本发明,可以实时地调整与接收器相关的信号的相位。
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US10885950B2
Method and memory system for optimizing on-die termination settings of multi-ranks in a multi-rank memory device
Publication/Patent Number: US10885950B2 Publication Date: 2021-01-05 Application Number: 16/363,077 Filing Date: 2019-03-25 Inventor: Moon, Dae-sik   Ha, Kyung-soo   Sohn, Young-soo   Oh, Ki-seok   Lee, Chang-kyo   Jang, Jin-hoon   Choi, Yeon-kyu   Hyun, Seok-hun   Assignee: SAMSUNG ELECTRONICS CO., LTD.   IPC: G11C7/10 Abstract: A method of operating memory devices disposed in different ranks of a multi-rank memory device and sharing a signal line includes receiving, in all of the memory devices included in the multi-rank memory device, on-die termination (ODT) state information of the signal line. The method further includes storing, in each of the memory devices of the multi-rank memory device, the ODT state information of the signal line in a mode register. The method further includes generating, in each of the memory devices of the multi-rank memory device, a control signal based on the ODT state information of the signal line stored in the mode register. The method further includes changing, in each of the memory devices of the multi-rank memory device, an ODT setting of the signal line in response to the control signal.
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