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1
CN112216652A
绝缘层形成方法
Public
Publication/Patent Number: CN112216652A Publication Date: 2021-01-12 Application Number: 202010562416.8 Filing Date: 2020-06-18 Inventor: 松崎荣   Assignee: 株式会社迪思科   IPC: H01L21/768 Abstract: 提供绝缘层形成方法,在由热硬化树脂在晶片上形成绝缘层的情况下,不在第1布线层和第2布线层的连接部分形成氧化膜而形成绝缘层。绝缘层形成方法在上表面上形成有第1布线层的晶片的第1布线层上形成绝缘层,包含如下工序:在形成于晶片的上表面的第1布线层的上表面上和晶片的上表面上涂布感光性的热硬化树脂;对热硬化树脂的规定的区域照射光而使区域变质;在将用于使通过变质工序而变质的区域的变质树脂溶解的药液提供至变质树脂而使变质树脂溶解之后,将清洗水提供至晶片而将变质树脂去除;将实施了去除工序的晶片收纳于能够密闭的室中,使室密闭而使室内成为无氧;对收纳于成为无氧的室内的晶片进行加热而使热硬化树脂热硬化。
2
CN112201618A
一种优化衬垫层质量的方法
Substantial Examination
Publication/Patent Number: CN112201618A Publication Date: 2021-01-08 Application Number: 202011061130.8 Filing Date: 2020-09-30 Inventor: 鲍宇   徐建华   Assignee: 上海华力集成电路制造有限公司   IPC: H01L21/768 Abstract: 本发明提供一种优化衬垫层质量的方法,提供具有凹槽结构的介电层,在凹槽结构内依次沉积一层扩散阻挡层和薄层衬垫层;使用金属材料对薄层衬垫层进行物理气相沉积,去除薄层衬垫层内的杂质以致密化薄层衬垫层,同时在薄层衬垫层上形成一层金属薄层;在凹槽结构内沉积一层铜籽晶层;在凹槽结构内填满铜;化学机械研磨凹槽结构上表面以去除露出的铜,并且研磨至将介电层露出为止。本发明针对铜互连工艺进行改进,通过对介电层的凹槽中的薄层衬垫层利用金属材料进行物理气相沉积,利用高偏压的条件轰击薄层衬垫层,以去除其内部杂质,使得薄层衬垫层更加致密化,有效提高了薄层衬垫层的成膜质量,降低接触孔的接触电阻。
3
CN112435961A
晶圆失效分析中的样品处理方法
Public
Publication/Patent Number: CN112435961A Publication Date: 2021-03-02 Application Number: 202011355971.X Filing Date: 2020-11-27 Inventor: 王柯   舒韵   程刘锁   黄红伟   王函   Assignee: 华虹半导体(无锡)有限公司   IPC: H01L21/768 Abstract: 本发明公开了一种晶圆失效分析中的样品处理方法,先对晶圆进行研磨,去除晶圆表面的介质层及金属互连层,仅保留前段工艺层,然后通过氢氟酸溶液进行浸泡剥层。在氢氟酸溶液浸泡过程中,硅衬底与金属铜会发生电化学反应,硅衬底作为电池的负极会出现腐蚀现象;通过研磨去除硅衬底上的铜金属互连线,避免了电化学反应的发生,减少了硅衬底的腐蚀。
4
CN112201615A
半导体器件的焊盘制造方法及半导体器件制造方法
Substantial Examination
Publication/Patent Number: CN112201615A Publication Date: 2021-01-08 Application Number: 202010940263.6 Filing Date: 2020-09-09 Inventor: 王永庆   孟晓明   宋冬门   伍术   华子群   马瑞   Assignee: 长江存储科技有限责任公司   IPC: H01L21/768 Abstract: 本发明提供一种半导体器件的焊盘制造方法及半导体器件制造方法,在对具有聚合物感光保护层的钝化层进行刻蚀时,采用含氟气体进行干法刻蚀,并且选用与聚合物感光保护层发生较少或者不发生聚合反应的气体,例如NF/SF,由此使得较少的含氟聚合物残留在金属焊盘的表面,进而控制产生较少的刻蚀副产物(例如氟氧化物),对金属焊盘表面的少量刻蚀副产物进行还原,形成容易被去除的氟氧化物,然后用酸液将该可溶于酸的氟氧化物去除,得到表面清洁的金属焊盘。上述方法能够消除金属焊盘表面的晶体缺陷,保证后续器件的产品率。另外,上述方法实施过程简单、易操作,有利于降低生产成品。
5
CN112201619A
一种金属互连结构的形成方法
Substantial Examination
Publication/Patent Number: CN112201619A Publication Date: 2021-01-08 Application Number: 202011086874.5 Filing Date: 2020-10-12 Inventor: 张国伟   吴佳特   李武祥   Assignee: 合肥晶合集成电路股份有限公司   IPC: H01L21/768 Abstract: 本发明提供的一种金属互连结构的形成方法通过在所述半导体衬底上形成一氮碳硅层,以及第一次研磨工艺、第二次研磨工艺避免了半导体衬底中第一通孔高密集区域发生凹陷缺陷,有利于避免在金属插塞上形成金属层时出现金属连桥的问题。
6
EP3776644A1
CARBON-BASED DIELECTRIC MATERIALS FOR SEMICONDUCTOR STRUCTURE FABRICATION AND THE RESULTING STRUCTURES
Publication/Patent Number: EP3776644A1 Publication Date: 2021-02-17 Application Number: 18912552.9 Filing Date: 2018-03-28 Inventor: Blackwell, James M.   Mahdi, Tayseer   Assignee: INTEL Corporation   IPC: H01L21/768
7
CN112382609A
双大马士革工艺方法
Public
Publication/Patent Number: CN112382609A Publication Date: 2021-02-19 Application Number: 202011215606.9 Filing Date: 2020-11-04 Inventor: 张驰   Assignee: 上海华力集成电路制造有限公司   IPC: H01L21/768 Abstract: 本发明公开了一种双大马士革工艺方法,包括:步骤一、在半导体衬底上依次形成第一层间膜、沟槽刻蚀停止层和第二层间膜,进行选择性刻蚀形成通孔的开口;步骤二、旋涂形成TEOS层并进行固化;步骤三、在所述TEOS层表面旋涂形成BARC层;步骤四、进行回刻工艺形成由通孔的开口中的TEOS层组成的顶部表面高度一致的光阻塞保护层;步骤五、形成光刻胶图形将沟槽形成区域打开;步骤六、以光刻胶图形为掩膜以及以沟槽刻蚀停止层为停止层对第二层间膜进行刻蚀形成沟槽;步骤七、去除光刻胶图形和光阻塞保护层。本发明能提高光阻塞保护层的高度均一性,提高沟槽刻蚀工艺窗口,防止产生金属铜损伤,特别是能防止深度较深的顶层铜损伤。
8
CN109817571B
一种平坦化处理方法以及三维存储器的制备方法
Grant
Publication/Patent Number: CN109817571B Publication Date: 2021-02-26 Application Number: 201910001459.6 Filing Date: 2019-01-02 Inventor: 杨俊铖   蒋阳波   方青春   Assignee: 长江存储科技有限责任公司   IPC: H01L21/768 Abstract: 本发明公开了一种平坦化处理方法以及三维存储器的制备方法。所述方法包括:提供叠层结构,所述叠层结构内具有从上表面向下延伸的若干通孔;所述插塞填充所述通孔,并至少具有凸出于所述叠层结构上表面的过填充部分;采用刻蚀工艺去除所述插塞的所述过填充部分;去除所述叠层结构的部分顶层叠层;对所述插塞的上表面进行平坦化处理,使得所述插塞的上表面与去除部分顶层叠层后剩余的所述叠层结构的上表面共面。
9
CN112242348A
任意切割图案化的方法
Public
Publication/Patent Number: CN112242348A Publication Date: 2021-01-19 Application Number: 202010589144.0 Filing Date: 2020-06-24 Inventor: 彭士玮   林威呈   赖志明   曾健庭   Assignee: 台湾积体电路制造股份有限公司   IPC: H01L21/768 Abstract: 在此说明任意切割图案化的方法及其装置。第一金属线与第二金属线形成于基材的单元中且于垂直方向延伸。第三金属线及第四金属线形成于基材中且分别垂直于第一金属线及第二金属线。使用第一图案化技术形成第一圆形区域在第一金属线的一端,且使用第一图案化技术形成第二圆形区域在第二金属线的一端。使用第二图案化技术侧向延伸第一圆形区域,以形成第三金属线,且使用第二图案技化术侧向延伸第二圆形区域,以形成第四金属线。
10
CN112309966A
改善顶层金属互联层表面缺陷的工艺方法
Public
Publication/Patent Number: CN112309966A Publication Date: 2021-02-02 Application Number: 202011191791.2 Filing Date: 2020-10-30 Inventor: 张富龙   王骞   王明   Assignee: 上海华力微电子有限公司   IPC: H01L21/768 Abstract: 本发明提供了一种改善顶层金属互联层表面缺陷的工艺方法,包括:在半导体器件的前道结构上形成顶层金属互联层,所述顶层金属互联层覆盖所述前道结构的表面并延伸至所述前道结构中;去除所述前道结构的表面覆盖的所述顶层金属互联层;在所述前道结构上形成第一薄膜,所述第一薄膜覆盖所述前道结构及所述顶层金属互联层;对所述半导体器件进行电性测试;在所述第一薄膜上形成第二薄膜,所述第二薄膜的厚度大于所述第一薄膜的厚度,所述第二薄膜的应力值小于所述第一薄膜的应力值;在所述第二薄膜上形成第三薄膜,所述第三薄膜厚度与应力与所述第二薄膜的厚度与应力均不同。本发明改善了现有技术中顶层金属互联层受热后在顶层金属互联层表面形成缺陷的问题。
11
CN112382607A
铜制程金属沟槽的制作方法
Public
Publication/Patent Number: CN112382607A Publication Date: 2021-02-19 Application Number: 202011174770.X Filing Date: 2020-10-28 Inventor: 许涛   叶荣鸿   刘立尧   胡展源   Assignee: 上海华力集成电路制造有限公司   IPC: H01L21/768 Abstract: 本发明公开了一种铜制程金属沟槽的制作方法,包括步骤:在底层结构上依次形成第一NFDARC层、金属硬质掩膜层和第二NFDARC层;进行第一次光刻工艺定义出第一部分金属沟槽开口的形成区域;进行第一次刻蚀工艺形成底部停止在第一NFDARC层的表面的第一部分金属沟槽开口;进行第一次灰化工艺将第一光刻胶图形去除;进行第二次光刻工艺定义出第二部分金属沟槽开口的形成区域;进行第二次刻蚀工艺形成底部停止在第一NFDARC层的表面的第二部分金属沟槽开口;进行第二次灰化工艺将第二光刻胶图形去除。本发明能采用2P2E形成金属沟槽的金属硬质掩膜层开口且能避免光刻去胶工艺对金属硬质掩膜层开口的关键尺寸的不利影响,能使金属硬质掩膜层开口的关键尺寸保持一致。
12
US2021057274A1
METHOD OF COPPER PLATING FILLING
Publication/Patent Number: US2021057274A1 Publication Date: 2021-02-25 Application Number: 16/900,701 Filing Date: 2020-06-12 Inventor: Wang, Junjie   Chen, Jianxun   Cai, Minchun   Assignee: SHANGHAI HUALI INTEGRATED CIRCUIT CORPORATION   IPC: H01L21/768 Abstract: The disclosure discloses a copper plating filling process method, comprising the steps of: forming a trench or a through-hole in a dielectric layer; forming a copper seed layer on an inner surface of the hole; allowing a waiting time after forming the copper seed layer and before performing a copper plating process, wherein during the waiting time, a surface of the copper seed layer is oxidized to form a copper oxide layer; performing a reduction process on the copper oxide layer; and filling a copper layer into the hole in the copper plating process afterwards. The copper oxide layer on the surface of the copper seed layer is reduced to copper in the reduction process, and wherein a thickness of the copper seed layers on the inner surface of the hole is uniform. The hole can be a trench or a through-hole.
13
CN107424955B
用于钴的锰阻挡层和粘附层
Grant
Publication/Patent Number: CN107424955B Publication Date: 2021-03-02 Application Number: 201710337590.0 Filing Date: 2017-05-15 Inventor: 黎照健   罗郑硕   拉什纳·胡马雍   迈克尔·达内克   凯寒·阿比迪·阿施蒂尼   Assignee: 朗姆研究公司   IPC: H01L21/768 Abstract: 本发明涉及用于钴的锰阻挡层和粘附层。本发明提供了形成导电钴(Co)互连和Co特征的方法。所述方法包括在电介质上沉积含锰(Mn)的薄膜,随后在含Mn膜上沉积钴。含Mn膜可以沉积在诸如二氧化硅之类的含硅电介质上,并且退火以形成硅酸锰。
14
US2021028059A1
Method for Forming a Buried Metal Line in a Semiconductor Substrate
Publication/Patent Number: US2021028059A1 Publication Date: 2021-01-28 Application Number: 16/934,200 Filing Date: 2020-07-21 Inventor: Chan, Boon Teik   Tao, Zheng   Altamirano, Sanchez Efrain   Gupta, Anshul   Briggs, Basoene   Assignee: IMEC VZW   IPC: H01L21/768 Abstract: A method for forming a buried metal line in a semiconductor substrate comprises forming, at a position between a pair of semiconductor structures, a metal line trench in the semiconductor substrate at a level below a base of each semiconductor structure of the pair, and forming the metal line in the metal line trench by means of area selective deposition of a metal line material, followed by embedding the pair of semiconductor structures in an insulating layer.
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US2021020500A1
SEMICONDUCTOR DEVICE
Publication/Patent Number: US2021020500A1 Publication Date: 2021-01-21 Application Number: 16/902,923 Filing Date: 2020-06-16 Inventor: Chung, Won Keun   Lee, Joon Gon   Kim, Rak Hwan   Shin, Chung Hwan   Lee, Do Sun   Cho, Nam Gyu   Assignee: SAMSUNG ELECTRONICS CO., LTD.   IPC: H01L21/768 Abstract: A semiconductor device includes a first interlayer insulating film; a conductive connection structure provided in the first interlayer insulating film; a second interlayer insulating film provided on the first interlayer insulating film; a wiring structure provided in the second interlayer insulating film and connected to the conductive connection structure; and an insertion liner interposed between an upper surface of the conductive connection structure and the wiring structure, the insertion liner including carbon.
16
CN112259501A
一种接触孔化学机械平坦化的优化方法
Substantial Examination
Publication/Patent Number: CN112259501A Publication Date: 2021-01-22 Application Number: 202011142188.5 Filing Date: 2020-10-22 Inventor: 刘建云   陈岚   Assignee: 中国科学院微电子研究所   IPC: H01L21/768 Abstract: 一种接触孔化学机械平坦化的优化方法,包括去除接触孔上方冗余的金属钨,其中,当研磨至接触孔周围的阻挡层出现时,再磨T秒,结束冗余的金属钨的去除;去除阻挡层及剩余的金属钨,完成所述接触孔的化学机械平坦化,获得平坦的金属钨接触连接。本发明提在所述金属钨去除至阻挡层表面时,通过增加金属过磨时间,来降低阻挡层去除过程金属研磨缺陷出现的几率,有利于得到更为平整的接触孔研磨表面;本发明能够减小所述接触孔结构密度较小区域的介质侵蚀缺陷,改善了接触孔在化学机械研磨后的表面平坦性,避免后续形成金属互连时在金属的化学研磨过程中产生金属残留和缺陷,提高了产品良率。
17
CN112117235B
一种优化化学镀金属的方法及具有化学镀金属的结构
Grant
Publication/Patent Number: CN112117235B Publication Date: 2021-02-12 Application Number: 202011282045.4 Filing Date: 2020-11-17 Inventor: 眭小超   Assignee: 中芯集成电路制造(绍兴)有限公司   IPC: H01L21/768 Abstract: 本发明提供了一种优化化学镀金属的方法及具有化学镀金属的结构。通过调整无机钝化层的制备工艺,以缓解在无机钝化层的制备过程中对顶层金属层造成的刻蚀损伤,并有效避免了有机钝化层中的有机材料残留于顶层金属层中,改善顶层金属层的品质,从而为化学镀金属提供良好的生长环境,有利于解决所形成的化学镀金属出现颜色和形貌异常等问题。
18
CN111933578B
半导体结构的制作方法
Grant
Publication/Patent Number: CN111933578B Publication Date: 2021-01-01 Application Number: 202011013439.X Filing Date: 2020-09-24 Inventor: 陈笋弘   卢俊伟   丁倩   沈圣宗   王诗飞   Assignee: 南京晶驱集成电路有限公司   IPC: H01L21/768 Abstract: 本发明提供一种半导体结构的制作方法,先在层间介质层上的硬掩模层中形成凹槽,然后在凹槽范围内的层间介质层中形成第一开口,接着覆盖保护层,然后去除凹槽和第一开口底面的保护层并向下刻蚀,同时保留侧面的保护层,在去除全部保护层后,在层间介质层中形成上宽下窄的第二开口,然后从第二开口向下刻蚀以形成贯穿层间介质层并露出下方顶部导电层的通孔。该方法中,在形成第二开口的过程中,在侧面的保护层的保护下,形成的第二开口的侧壁不容易进入到硬掩模层的下方,有助于避免位于硬掩模层下方的层间介质层被刻蚀去除,可以降低后续获得的通孔孔口进入到硬掩模层下方的风险。
19
CN112331612A
半导体芯片的制作方法
Substantial Examination
Publication/Patent Number: CN112331612A Publication Date: 2021-02-05 Application Number: 202011244274.7 Filing Date: 2020-11-09 Inventor: 邱文瑞   刘兵   方华斌   田峻瑜   王德信   陈岭   孟晗   赵紫雲   Assignee: 歌尔微电子有限公司   IPC: H01L21/768 Abstract: 本发明公开一种半导体芯片的制作方法。所述半导体芯片的制作方法包括以下步骤:在基底的表面制作第一金属层,并制作金属走线结构;在所述金属走线结构背向所述基底的表面制作绝缘层,所述绝缘层包括多层子绝缘层;在所述绝缘层背向所述金属走线结构的表面制作第二金属层。本发明的技术方案能够有效避免因绝缘层孔洞而造成芯片短路失效的影响。
20
CN112201620A
一种金属互连结构的形成方法
Substantial Examination
Publication/Patent Number: CN112201620A Publication Date: 2021-01-08 Application Number: 202011166395.4 Filing Date: 2020-10-27 Inventor: 张国伟   许宗能   王建智   Assignee: 合肥晶合集成电路股份有限公司   IPC: H01L21/768 Abstract: 本发明提供的一种金属互连结构的形成方法中,通过先湿法刻蚀形成第一通孔,再干法刻蚀形成第二通孔,且第一通孔和第二通孔连通,第一通孔位于第二通孔上方,由于第一通孔的开口尺寸大于第二通孔的开口尺寸,因此,连通后的第一通孔和第二通孔的整体的深宽度降低,在后续形成金属膜层和保护层时,在顶层金属插塞的表面不会出现保护层残留物,从而避免了保护层残留物对后续封装时的产品良率的影响,还避免了在WAT测试时电性测试设备(探针)的使用寿命的影响。
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