| No. | Publication Number | Title | Publication/Patent Number Publication/Patent Number |
Publication Date
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Application Number Application Number |
Filing Date
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Inventor Inventor | Assignee Assignee |
IPC
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1 | EP3790046A1 |
THROUGH-SUBSTRATE VIA AND METHOD FOR MANUFACTURING A THROUGH-SUBSTRATE VIA
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Publication/Patent Number: EP3790046A1 | Publication Date: 2021-03-10 | Application Number: 19195145.8 | Filing Date: 2019-09-03 | Inventor： Parteder, Georg Kraft, Jochen Jessenig, Stefan | Assignee: AMS AG | IPC: H01L23/48 | Abstract: An open through-substrate via (1), TSV, comprises an insulation layer (20) disposed adjacent to at least a portion of side walls (15) of a trench (14) and to a surface (13) of a substrate body (10). The TSV further comprises a metallization layer (30) disposed adjacent to at least a portion of the insulation layer (20) and to at least a portion of a bottom wall (16) of said trench (14), a redistribution layer (40) disposed adjacent to at least a portion of the metallization layer (30) and a portion of the insulation layer (20) disposed adjacent to the surface (13), and a capping layer (50) disposed adjacent to at least a portion of the metallization layer (30) and to at least a portion of the redistribution layer (40). The insulation layer (20) and/or the capping layer (50) comprise sublayers (21, 22, 51, 52) that are distinct from each other in terms of material properties. A first of the sublayers (21, 51) is disposed adjacent to at least a portion of the side walls (15) and to at least a portion of the surface (13) and a second of the sublayers (22, 52) is disposed adjacent to at least a portion of the surface (13). | |||
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2 | EP3799117A1 |
CHIP INTERCONNECTION STRUCTURE, CHIPS AND CHIP INTERCONNECTION METHOD
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Publication/Patent Number: EP3799117A1 | Publication Date: 2021-03-31 | Application Number: 19920673.1 | Filing Date: 2019-08-15 | Inventor： The, Designation Of The Inventor Has Not Yet Been Filed | Assignee: Shenzhen Goodix Technology Co., Ltd. | IPC: H01L23/48 | Abstract: The present application provides a chip interconnection structure, a chip and a chip interconnection method. The chip interconnection structure includes a first chip and at least one second chip, where a transfer surface of the first chip and a transfer surface of the second chip are disposed oppositely, at least one conductive component is further provided between the second chip and the first chip, each conductive component includes at least one conductive member, and the conductive member is connected between a pad of the second chip and a pad of the first chip. The chip interconnection structure provided by the present application can allow two or more than two chips to be interconnected and to communicate at a high speed. | |||
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3 | CN112204732A |
一种电路板及移动终端
Substantial Examination
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Publication/Patent Number: CN112204732A | Publication Date: 2021-01-08 | Application Number: 201880094055.X | Filing Date: 2018-05-31 | Inventor： 史洪宾 龙浩晖 | Assignee: 华为技术有限公司 | IPC: H01L23/48 | Abstract: 一种电路板及移动终端，该电路板包括支撑部件，以及与支撑部件层叠的第一部件；其中，支撑部件具有朝向第一部件的第一台阶结构，第一台阶结构具有第一台阶面及第二台阶面，且第一台阶面通过第一焊球与第一部件连接，第二台阶面通过第二焊球与第一部件连接，第一焊球的高度大于第二焊球的高度。在本申请中，通过在支撑部件上设置台阶面，局部增大了与第一部件之间的间隙，并且在支撑部件与第一部件连接时，两个台阶面上分别设置焊球与第一部件连接，从而可以增大一部分焊球的高度，并通过增高的焊球来降低支撑部件与第一部件之间的焊点的跌落和温度循环应力，提高了整个电路板的机械和环境可靠性，同时也就提高了电路板在使用时的安全性。 | |||
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4 | CN112470269A |
带有贯穿衬底通孔的半导体器件
Substantial Examination
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Publication/Patent Number: CN112470269A | Publication Date: 2021-03-09 | Application Number: 201980029058.X | Filing Date: 2019-03-20 | Inventor： 约亨·克拉夫特 乔治·帕特德尔 安德森·辛格拉尼 拉斐尔·科佩塔 弗朗兹·施兰克 | Assignee: AMS有限公司 | IPC: H01L23/48 | Abstract: 本发明涉及一种半导体器件(10)，包括半导体主体(11)；延伸穿过该半导体主体(11)的至少一部分的导电通孔(12)，其中所述通孔(12)具有顶侧(13)和背离该顶侧(13)的底侧(14)；在平行于横向方向(x)的平面中被布置在通孔(12)的底侧(14)处的蚀刻停止层(15)，其中横向方向(x)垂直于由通孔(12)的延伸主轴线给出的垂直方向(z)；以及在平行于横向方向(x)的平面中被布置在通孔(12)的底侧(14)处的导电接触层(16)。蚀刻停止层(15)在竖直方向(z)上被布置在导电通孔(12)和接触层(16)之间，蚀刻停止层(15)在横向方向(x)上的横向范围为通孔(12)在横向方向(x)上的横向范围的至少2.5倍，并且接触层(16)的横向范围小于通孔(12)的横向范围，或者接触层(16)的横向范围是通孔(12)的横向范围的至少2.5倍。 | |||
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5 | CN112701098A |
集成电路及动态引脚控制方法
Substantial Examination
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Publication/Patent Number: CN112701098A | Publication Date: 2021-04-23 | Application Number: 201911012954.3 | Filing Date: 2019-10-23 | Inventor： 卢进宏 | Assignee: 瑞昱半导体股份有限公司 | IPC: H01L23/48 | Abstract: 本申请涉及集成电路及动态引脚控制方法。一种动态引脚控制方法，使用于一集成电路，该集成电路包括多个周边输入输出引脚，多个通用型输入输出引脚，一链接网络连接于这些周边输入输出引脚及这些通用型输入输出引脚，及一网络控制电路耦接于该链接网络。该网络控制电路根据这些周边输入输出引脚与这些通用型输入输出引脚的对应关系产生一控制信号，以及根据该控制信号将这些周边输入输出引脚经由该链接网络连接至这些通用型输入输出引脚。 | |||
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6 | CN105826283B |
电子设备
Grant
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Publication/Patent Number: CN105826283B | Publication Date: 2021-02-05 | Application Number: 201510685705.6 | Filing Date: 2015-10-20 | Inventor： 崔源一 洪钟昊 | Assignee: 三星显示有限公司 | IPC: H01L23/48 | Abstract: 本发明涉及一种电子设备，包括：可伸展/可收缩的基底和形成在基底上的配线，配线被分为具有沿前进方向延伸的形状的第一区和其中前进方向弯曲的第二区。配线包括第一导电层和第二导电层，第二导电层由使第二导电层比第一导电层更容易弯曲的材料形成。第一导电层形成在第一区中，并且第二导电层形成在第二区中。 | |||
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7 | CN109216305B |
显示设备
Grant
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Publication/Patent Number: CN109216305B | Publication Date: 2021-03-16 | Application Number: 201810560466.5 | Filing Date: 2018-06-01 | Inventor： 乐瑞仁 李冠锋 吴湲琳 刘敏钻 | Assignee: 群创光电股份有限公司 | IPC: H01L23/48 | Abstract: 本揭露提供一种显示设备，包括：一衬底，具有第一表面和第二表面，其中该第一表面与该第二表面相对；设置于该第一表面之上的一第一导电元件；设置于该第二表面之上的一第二导电元件；以及设置于该衬底的一通孔中的一连接元件；其中，该连接元件电性连接该第一导电元件和该第二导电元件；其中，该第二导电元件具有第一氧原子浓度，该连接元件具有第二氧原子浓度，以及该第一氧原子浓度大于该第二氧原子浓度。 | |||
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8 | CN112992823A |
一种微凸点连接结构
Public
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Publication/Patent Number: CN112992823A | Publication Date: 2021-06-18 | Application Number: 201911304165.7 | Filing Date: 2019-12-17 | Inventor： 黄宏娟 赵德胜 时文华 龚亚飞 张宝顺 | Assignee: 中国科学院苏州纳米技术与纳米仿生研究所 | IPC: H01L23/48 | Abstract: 本发明公开了一种微凸点连接结构，其中，微凸点连接结构的微凸点包括用于维持微凸点的预设高度的支撑结构。该支撑结构在电子元件的电极和微凸点的对接过程中，微凸点挤压到一定程度后能够阻止该微凸点的进一步的挤压，从而减小了微凸点的横向溢出，进而减小了相邻的微凸点之间发生短路的可能性。 | |||
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9 | CN212810293U |
用于桥式整流器的跳线结构及整流器
Grant
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Publication/Patent Number: CN212810293U | Publication Date: 2021-03-26 | Application Number: 202021423397.2 | Filing Date: 2020-07-17 | Inventor： 杨旭日 | Assignee: 深圳市旭昌辉半导体有限公司 | IPC: H01L23/48 | Abstract: 本实用新型提供了一种用于桥式整流器的跳线结构以及整流器，跳线结构包括跳线本体以及凸起部，凸起部连接于所述跳线本体，并设于所述跳线本体的一侧。在本实施例提供的跳线结构中，通过在跳线本体上设置有一凸起部，在加工整流器的过程中，可以通过对凸起部进行定位以对跳线结构的方向进行定位，从而保证跳线的安装方向，结构简单。在本实施例的整流器中，通过设置有上述实施例中的跳线结构，在整流器组装的过程中，可以通过对凸起部进行定位以对跳线结构进行方向定位，从而保证跳线结构的安装方向，以保证整流器的良品率，使用效果好。 | |||
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10 | CN112447644A |
半导体器件封装件
Public
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Publication/Patent Number: CN112447644A | Publication Date: 2021-03-05 | Application Number: 202010893748.4 | Filing Date: 2020-08-31 | Inventor： 林承园 李秉玉 全五燮 | Assignee: 半导体元件工业有限责任公司 | IPC: H01L23/48 | Abstract: 本发明涉及半导体器件封装件。在一般方面，一种半导体器件可包括衬底和正电源端子，该正电源端子与该衬底电耦接，该正电源端子被布置在第一平面中。该器件还可包括第一负电源端子，该第一负电源端子从该正电源端子横向地设置并且布置在该第一平面中。该器件还可包括第二负电源端子，该第二负电源端子从该正电源端子横向地设置并且布置在该第一平面中。该正电源端子可设置在该第一负电源端子和该第二负电源端子之间。该器件还可包括导电夹，该导电夹经由导电桥将该第一负电源端子与该第二负电源端子电耦接。该导电桥的一部分可布置在第二平面中，该第二平面与该第一平面平行并且非共面。 | |||
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11 | CN112771663A |
一种焊盘、电子器件及其连接结构、阻焊层的制作方法
Substantial Examination
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Publication/Patent Number: CN112771663A | Publication Date: 2021-05-07 | Application Number: 201880098120.6 | Filing Date: 2018-09-29 | Inventor： 杨帆 史洪宾 龙浩晖 王晓岩 | Assignee: 华为技术有限公司 | IPC: H01L23/48 | Abstract: 本申请实施例提供焊盘、电子器件及其连接结构、阻焊层的制作方法，涉及电子元件连接技术领域，该焊盘包括焊盘本体以及覆盖于所述焊盘本体上方的阻焊层，沿所述阻焊层的厚度方向形成有用于焊接的通孔，所述通孔的面积小于所述焊盘本体的面积，且所述通孔的面积沿远离所述焊盘本体的方向逐渐增大。 | |||
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12 | CN112889149A |
一种多中介层互联的集成电路
Substantial Examination
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Publication/Patent Number: CN112889149A | Publication Date: 2021-06-01 | Application Number: 201980065923.6 | Filing Date: 2019-01-18 | Inventor： 陶军磊 赵南 张晓东 王晨 | Assignee: 华为技术有限公司 | IPC: H01L23/48 | Abstract: 一种多中介层互联的集成电路，涉及电子技术领域，用于提高不同硅中介层互联时，传输的信号质量。所述多中介层互联的集成电路包括：采用低损耗连接器(304)将第一半导体中介层(301)和第二半导体中介层(302)中的互联电路形成电连接以实现不同半导体中介层之间的互联，由于低损耗连接器(304)的损耗较小，从而使得不同半导体中介层上设置的裸片之间的信号传输路径上的传输损耗较小，进而提高了该传输路径上的信号质量。 | |||
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13 | CN213278083U |
一种IGBT侧框L1型端子
Grant
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Publication/Patent Number: CN213278083U | Publication Date: 2021-05-25 | Application Number: 202021963474.3 | Filing Date: 2020-09-10 | Inventor： 王晓萍 李聪 苏荣彬 陈春利 | Assignee: 苏州三湘利电子科技有限公司 | IPC: H01L23/48 | Abstract: 本实用新型公开一种IGBT侧框L型端子，包括装配定位孔和L型PIN针，所述装配定位孔的上端插接有L型PIN针，所述L型PIN针的上端后侧设置有模具体，所述L型PIN针的前下方位于装配定位孔的前上端右侧设置有模具定位孔，且L型PIN针插入模具定位孔中与装配定位孔连接固定，本实用新型IGBT侧框L1型端子，将L1型PIN针安装在模具体上，将PIN板板体上的两个插接针体插入模具体的两个模具定位孔中，使PIN板板体安装在模具体上端，两个连接孔与装配定位孔处于同一垂直中心线，有益效果是装配好后，通过产品冲压，电镀产能提高，且进行冲压及电镀时，相对节约材料，节省成本，而且注塑成型时，节约了装配时间，使工时缩短，端子成型后更稳定。 | |||
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14 | CN212322986U |
一种立体封装EEPROM存储器
Grant
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Publication/Patent Number: CN212322986U | Publication Date: 2021-01-08 | Application Number: 202021023591.1 | Filing Date: 2020-06-08 | Inventor： 马玉华 孟庆福 王伟 汤凡 | Assignee: 青岛欧比特宇航科技有限公司 | IPC: H01L23/48 | Abstract: 本实用新型公开了一种立体封装EEPROM存储器，包括基片单体和单体引脚，基片单体上设有单体引脚，多个基片单体垂直堆叠且对应的单体引脚依次上下对应成列，多个堆叠在一起的基片单体的左右两侧设有侧辅助板，两个侧辅助板的上端之间通过嵌合的方式设有封装辅助板，单体引脚依次贯穿侧辅助板，侧辅助板远离基片单体的一侧设有将多个竖直成列的单体引脚连通的金属连片，金属连片的下端向下穿出侧辅助板并弯曲形成接合引脚，使得多个基片单体能够立体封装在一起。本实用新型采用多个存储器基片单体堆叠且两侧设有侧辅助板夹住，形成一个立体封装结构，方便灌胶，且通过侧辅助板上的通孔增强固化胶与侧辅助板的附着力。 | |||
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15 | US10957628B2 |
Bottom up electroplating with release layer
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Publication/Patent Number: US10957628B2 | Publication Date: 2021-03-23 | Application Number: 16/592,065 | Filing Date: 2019-10-03 | Inventor： Bellman, Robert Alan Vaddi, Rajesh | Assignee: Corning Incorporated | IPC: H01L23/48 | Abstract: A method for producing a conductive through-via, including applying a seed layer on a surface of a first substrate, and forming a surface modification layer on at least one of the seed layer and a second substrate. Next, the second substrate is bonded to the first substrate with the surface modification layer to form an assembly. A conductive release layer is formed in the at least one through-via by placing a conductive release material into the at least one through-via. The conductive release layer is present on the seed layer and in the at least one through-via. A conductive metal material is applied to the at least one through-via, and the second substrate is removed from the assembly after applying the conductive metal material to the at least one through via. | |||
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16 | CN112447639A |
半导体装置、制造半导体装置的方法及微电子器件封装
Public
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Publication/Patent Number: CN112447639A | Publication Date: 2021-03-05 | Application Number: 201910801247.6 | Filing Date: 2019-08-28 | Inventor： 邱杰 葛爱青 | Assignee: 罗伯特·博世有限公司 | IPC: H01L23/48 | Abstract: 本发明提出一种半导体装置，其包括：基板，其由半导体材料制成并具有相反的第一表面和第二表面，用于布置有源器件的有源器件区域位于基板的第一表面处；导电过孔，其从第一表面向第二表面延伸并至少部分地穿过基板，导电过孔与有源器件区域间隔开，导电过孔中填充有导电材料，其中，至少部分地围绕导电过孔的第一沟槽和第二沟槽彼此间隔开地设置在第一表面处，使得在第一表面上从导电过孔的中心向有源器件区域延伸的至少一条直线依次经过第一沟槽和第二沟槽，其中，与半导体材料相比刚性更大的材料填充在第一沟槽和第二沟槽中。本发明还涉及一种制造半导体装置的方法及一种微电子器件封装。借助于本发明，能够减少由导电过孔引入的应力的影响。 | |||
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17 | CN112563227A |
半导体结构及其制造方法
Substantial Examination
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Publication/Patent Number: CN112563227A | Publication Date: 2021-03-26 | Application Number: 201911170974.3 | Filing Date: 2019-11-26 | Inventor： 丘世仰 | Assignee: 南亚科技股份有限公司 | IPC: H01L23/48 | Abstract: 本发明公开了一种半导体结构及其制造方法，半导体结构包括基板、介电层、导电通孔及着陆焊盘。介电层位于基板上。导电通孔从基板的下表面贯穿到介电层的上表面。着陆焊盘嵌入导电通孔中。此半导体结构可以在着陆焊盘和导电通孔之间提供足够的接触面积。 | |||
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18 | CN112490724A |
一种碟簧组件及功率半导体模块
Substantial Examination
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Publication/Patent Number: CN112490724A | Publication Date: 2021-03-12 | Application Number: 202011362657.4 | Filing Date: 2020-11-27 | Inventor： 李星峰 李寒 石廷昌 常桂钦 彭勇殿 吴义伯 张文浩 | Assignee: 株洲中车时代半导体有限公司 | IPC: H01R13/24 | Abstract: 本发明提供了一种碟簧组件，包括轴、套设在轴上的碟簧，还包括导电柱和母排，所述母排环绕设置在碟簧侧围，且母排上设置有至少三条槽，所述导电柱与轴滑动配合，且导电柱的一端与母排连接；本发明还提供了一种功率半导体模块，包括导电顶盖和导电底座，还包括多个功率子单元和多个上述的碟簧组件，功率子单元与导电柱通过插接一一导通，单个所述功率子单元的侧围设置有绝缘胶体，两两功率子单元之间设置有间隔；本发明的母排具有至少三条通流旁路，且本发明的功率半导体模块热传递性能好，整体的失效通流能力更好。 | |||
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19 | CN112349652A |
半导体结构及其形成方法
Substantial Examination
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Publication/Patent Number: CN112349652A | Publication Date: 2021-02-09 | Application Number: 201910733492.8 | Filing Date: 2019-08-09 | Inventor： 张浩 荆学珍 谭晶晶 张田田 肖张茹 许增升 | Assignee: 中芯国际集成电路制造(上海)有限公司 中芯国际集成电路制造(北京)有限公司 | IPC: H01L21/768 | Abstract: 一种半导体结构及其形成方法，其中方法包括：提供基底，基底表面具有介质层；在介质层内形成开口，且开口底部暴露出部分基底表面；在开口底部和侧壁表面、以及介质层表面形成材料膜；在材料膜表面形成阻挡膜；去除开口底部的阻挡膜，在开口侧壁表面和介质层表面形成初始阻挡层；形成初始阻挡层之后，在开口内以及介质层表面形成导电材料膜；采用退火工艺，使开口底部的基底和材料膜、位于材料膜表面的导电材料膜相互反应，在开口底部形成接触层；形成接触层之后，平坦化导电材料膜、初始阻挡层以及材料膜，直至暴露出介质层表面，在开口侧壁形成阻挡层和位于阻挡层表面的插塞，且插塞位于接触层表面。所述方法形成的半导体结构的性能较好。 | |||
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20 | US11004833B1 |
Multi-chip stacked devices
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Publication/Patent Number: US11004833B1 | Publication Date: 2021-05-11 | Application Number: 16/792,560 | Filing Date: 2020-02-17 | Inventor： Kandala, Anil Kumar Koganti, Vijay Kumar Yachareni, Santosh Agarwal, Sundeep Ram Gopal | Assignee: XILINX, INC. | IPC: H01L25/065 | Abstract: Examples described herein generally relate to multi-chip devices having stacked chips. In an example, a multi-chip device includes a chip stack that includes chips. Neighboring chips are connected to each other. Plural chips of the chips collectively include columns of broken via pillars and bridges. Each of the plural chips has a broken via pillar in each column. The broken via pillar has first and second continuous via pillar portions aligned in a direction normal to a side of a semiconductor substrate of the respective chip. The first continuous via pillar portion is not connected within the broken via pillar to the second continuous via pillar portion. Each of the plural chips has one or more of the bridges. Each bridge connects, within the respective chip, the first continuous via pillar portion in a column and the second continuous via pillar portion in another column. |
3.Current Quota