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Inventor Inventor Assignee Assignee IPC IPC
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US2021057370A1
CONTACT AND DIE ATTACH METALLIZATION FOR SILICON CARBIDE BASED DEVICES AND RELATED METHODS OF SPUTTERING EUTECTIC ALLOYS
Publication/Patent Number: US2021057370A1 Publication Date: 2021-02-25 Application Number: 16/548,241 Filing Date: 2019-08-22 Inventor: Komposch, Alexander   Schneider, Kevin   Sheppard, Scott   Assignee: Cree, Inc.   IPC: H01L23/00 Abstract: A semiconductor device package includes a package substrate having a die attach region, a silicon carbide (SiC) substrate having a first surface including a semiconductor device layer thereon and a second surface that is opposite the first surface, and a die attach metal stack. The die attach metal stack includes a sputtered die attach material layer that attaches the second surface of the SiC substrate to the die attach region of the package substrate, where the sputtered die attach material layer comprises a void percent of about 15% or less. The sputtered die attach material layer may be formed using a sputter gas including at least one of krypton (Kr), xenon (Xe), or radon (Rn). The die attach metal stack may further include a metal interlayer that prevent contacts with a first barrier metal layer during a phase transition of the die attach material layer.
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US10950523B2
Semiconductor devices having through electrodes and methods for fabricating the same
Publication/Patent Number: US10950523B2 Publication Date: 2021-03-16 Application Number: 16/426,612 Filing Date: 2019-05-30 Inventor: Kim, Dong-wan   Han, Jung-hoon   Park, Dong-sik   Assignee: Samsung Electronics Co., Ltd.   IPC: H01L23/48 Abstract: The semiconductor device includes a substrate including an integrated circuit and a contact that are electrically connected to each other, an insulation layer covering the substrate and including metal lines, and a through electrode electrically connected to the integrated circuit. The insulation layer includes an interlayer dielectric layer on the substrate and an intermetal dielectric layer on the interlayer dielectric layer. The metal lines include a first metal line in the interlayer dielectric layer and electrically connected to the contact, and a plurality of second metal lines in the intermetal dielectric layer and electrically connected to the first metal line and the through electrode. The through electrode includes a top surface higher than a top surface of the contact.
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US10943878B2
Semiconductor package
Publication/Patent Number: US10943878B2 Publication Date: 2021-03-09 Application Number: 16/586,529 Filing Date: 2019-09-27 Inventor: Lee, Yun Tae   Kim, Han   Kim, Hyung Joon   Assignee: SAMSUNG ELECTRO-MECHANICS CO., LTD.   IPC: H01L23/48 Abstract: A semiconductor package includes a frame having a recess on which a stopper layer is disposed, a semiconductor chip including a body having a first surface on which a connection pad is disposed and a second surface opposing the first surface, and a through-via penetrating through at least a portion of a region between the first surface and the second surface, the second surface facing the stopper layer, an encapsulant covering at least a portion of each of the frame and the semiconductor chip and filling at least a portion of the recess, a first connection structure disposed on a lower side of the frame and on the first surface of the semiconductor chip and including a first redistribution layer, and a second connection structure disposed on an upper side of the frame and on the second surface of the semiconductor chip and including a second redistribution layer.
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CN106486436B
包括多个子模块和压力装置的功率半导体模块及其布置
Grant
Publication/Patent Number: CN106486436B Publication Date: 2021-03-30 Application Number: 201610702755.5 Filing Date: 2016-08-22 Inventor: I·博根   Assignee: 赛米控电子股份有限公司   IPC: H01L23/433 Abstract: 提供一种功率半导体模块,所述功率半导体模块被实施为包括多个功率电子子模块,包括壳体,包括引向外侧的端子元件,并且包括第一压力装置,其中所述相应的功率电子子模块具有:基材,所述基材具有布置在其上的功率半导体组件;内部连接装置;和具有压力引入表面的第二压力装置,其中所述第一压力装置被实施为扁平的金属成型主体,其优选由弹簧钢制成,具有多个凹入的弹性地作用的压力凸耳,每个压力凸耳具有用于间接或直接地将压力引入到相应的第二压力装置的所分配的压力引入表面上的压力接触位置。还提出包括所述功率半导体模块和底板的布置。
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CN112466818A
一种连接用立式芯片
Substantial Examination
Publication/Patent Number: CN112466818A Publication Date: 2021-03-09 Application Number: 202011148067.1 Filing Date: 2020-10-23 Inventor: 陈峰跃   Assignee: 苏州浪潮智能科技有限公司   IPC: H01L23/04 Abstract: 本发明提供了一种连接用立式芯片,包括芯片主体和连接主体;芯片主体包括芯片体和设置在芯片体上的可沿垂直于所述芯片体的中心轴方向伸缩的管脚;连接主体包括连接件和设置在连接件顶部的按压帽;连接件的中部用于容纳芯片体的容纳腔体;连接件包括设置在其侧壁上的通孔,管脚延伸通过通孔,以用于与PCB的连接触点相连接;按压帽包括用于驱动管脚伸缩的驱动件。本发明提供的连接用立式芯片及其制作方法,使得连接用立式芯片不仅发挥了自身的芯片功能,还可以用于连接PCB和机箱等被连接物,有效减少了PCB上连接孔占用的面积,进而有利于缩小机箱等的体积;通过在按压帽上设置用于驱动管脚伸缩的驱动件,避免影响连接件穿过PCB,使用起来更灵活便捷。
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CN109216214B
半导体封装结构及其制作方法
Grant
Publication/Patent Number: CN109216214B Publication Date: 2021-03-30 Application Number: 201810163669.0 Filing Date: 2018-02-27 Inventor: 谭瑞敏   王金胜   曾子章   黄重旗   唐伟森   范智朋   Assignee: 欣兴电子股份有限公司   旭德科技股份有限公司   IPC: H01L21/56 Abstract: 本发明提供一种半导体封装结构及其制作方法,半导体封装结构包括基底、至少一电子元件、封装胶体以及重布线路层。基底包括导热绝缘层、图案化线路层以及金属层。导热绝缘层具有彼此相对的第一表面以及第二表面。图案化线路层配置于导热绝缘层上且暴露出导热绝缘层的部分第一表面。金属层配置于导热绝缘层上且完全覆盖导热绝缘层的第二表面。电子元件配置于基底上且与图案化线路层电连接。封装胶体至少包覆电子元件。重布线路层配置于封装胶体上且与电子元件电连接,其中封装胶体的边缘约略切齐于基底的边缘。
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CN112543994A
半导体装置
Substantial Examination
Publication/Patent Number: CN112543994A Publication Date: 2021-03-23 Application Number: 201980048810.5 Filing Date: 2019-05-28 Inventor: 神谷広佑   田边龍太   佐野友久   长濑拓生   石野宽   大前翔一朗   Assignee: 株式会社电装   IPC: H01L23/48 Abstract: 半导体装置包括:至少一个半导体元件(30),该半导体元件具有第一主电极(32)和在与第一主电极之间流过主电流的第二主电极(33);以及主端子(60),该主端子具有连接到第一主电极的第一主端子(60C)和连接到第二主电极的第二主端子(60E),并且第一主端子和第二主端子的至少一方为多个,第一主端子和第二主端子在与半导体元件的厚度方向正交的一方向上以使侧面彼此相对的方式相邻配置。由在一方向上连续配置的三个以上的主端子构成主端子组(61)。构成主端子组的主端子各自的至少一部分在一方向上配置于从半导体元件的两端面(36、37)延长的延长线之间的区域(A1)内。
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CN112567504A
电连接用部件、电连接结构和电连接用结构的制造方法
Substantial Examination
Publication/Patent Number: CN112567504A Publication Date: 2021-03-26 Application Number: 201880096486.X Filing Date: 2018-11-30 Inventor: 仁科顺矢   石尾雅昭   Assignee: 日立金属株式会社   IPC: H01L21/60 Abstract: 本发明的电连接用部件(1,301,401,501,601)包括:至少接合了由Cu材料构成的第1Cu层(12)和由从室温至300℃的平均热膨胀系数比第1Cu层小的Fe材料或Ni材料构成的低热膨胀层(11)的覆层材料(10,110,610)。
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CN112242365A
包括贯穿基底过孔的半导体器件
Public
Publication/Patent Number: CN112242365A Publication Date: 2021-01-19 Application Number: 202010098518.9 Filing Date: 2020-02-18 Inventor: 朴明珠   黄载元   文光辰   朴建相   Assignee: 三星电子株式会社   IPC: H01L23/48 Abstract: 公开了一种半导体器件。所述半导体器件包括:基底;第一贯穿基底过孔,被构造为至少部分地穿透基底,第一贯穿基底过孔具有第一高宽比;以及第二贯穿基底过孔,被构造为至少部分地穿透基底。第二贯穿基底过孔具有大于第一高宽比的第二高宽比,并且第一贯穿基底过孔和第二贯穿基底过孔中的每个包括第一导电层和第二导电层。第一贯穿基底过孔的第一导电层在竖直方向上的厚度小于第二贯穿基底过孔的第一导电层在竖直方向上的厚度。
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US2021035955A1
STACKING INTEGRATED CIRCUITS CONTAINING SERIALIZER AND DESERIALIZER BLOCKS USING THROUGH VIA
Publication/Patent Number: US2021035955A1 Publication Date: 2021-02-04 Application Number: 17/076,207 Filing Date: 2020-10-21 Inventor: Yazdani, Farhang   Assignee: BroadPak Corporation   IPC: H01L25/065 Abstract: Methods and systems for stacking multiple chips with high speed serializer/deserializer blocks are presented. These methods make use of Through Via (TV) to connect the dice to each other, and to the external pads. The methods enable efficient multilayer stacking that simplifies design and manufacturing, and at the same time, ensure high speed operation of serializer/deserializer blocks, using the TVs.
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EP2889901B1
Semiconductor device with through-substrate via and corresponding method
Publication/Patent Number: EP2889901B1 Publication Date: 2021-02-03 Application Number: 13199683.7 Filing Date: 2013-12-27 Inventor: Schrank, Franz   Carniello, Sara   Enichlmair, Hubert   Kraft, Jochen   Löffler, Bernhard   Holzhaider, Rainer   Assignee: ams AG   IPC: H01L21/768
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CN212517200U
一种高压功率半导体芯片的封装结构
Grant
Publication/Patent Number: CN212517200U Publication Date: 2021-02-09 Application Number: 202021586937.9 Filing Date: 2020-08-03 Inventor: 王亮   石浩   杜玉杰   Assignee: 全球能源互联网研究院有限公司   IPC: H01L25/18 Abstract: 一种高压功率半导体芯片的封装结构,包括:基板;位于所述基板上的高压功率半导体芯片,所述高压功率半导体芯片与所述基板相背的一面具有栅极;覆盖所述高压功率半导体芯片的第一封装框盖,所述第一封装框盖具有第一顶板,所述第一顶板中具有栅极预留口;栅极引出部,所述栅极引出部的一端位于所述栅极预留口中且与所述栅极电学连接。所述高压功率半导体芯片的封装结构的寄生电感降低。
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CN112447588A
集成电路装置
Public
Publication/Patent Number: CN112447588A Publication Date: 2021-03-05 Application Number: 202010320780.3 Filing Date: 2020-04-22 Inventor: 朴俓旭   姜玧求   柳原锡   李多仁   Assignee: 三星电子株式会社   IPC: H01L21/768 Abstract: 提供了一种集成电路装置。所述集成电路装置包括:导线,形成在基底上;绝缘间隔件,覆盖导线的侧壁并平行于导线延伸;以及导电插塞,与导线间隔开,且绝缘间隔件位于导线与导电插塞之间。绝缘间隔件包括:绝缘衬里,接触导线;外部间隔件,接触导电插塞;以及阻挡层,位于绝缘衬里与外部间隔件之间,以防止氧原子扩散到外部间隔件中。
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CN112310024A
具有化合物半导体的半导体器件结构及其制造方法
Substantial Examination
Publication/Patent Number: CN112310024A Publication Date: 2021-02-02 Application Number: 202010758839.7 Filing Date: 2020-07-31 Inventor: 阿明·克隆普   Assignee: 弗劳恩霍夫应用研究促进协会   IPC: H01L23/48 Abstract: 本发明涉及一种半导体结构(100),包括:衬底(10),具有位于第一衬底侧(1)上的第一主表面(11)和位于相对的第二衬底侧(2)上的第二主表面(12);以及垂直通孔(13),在第一主表面(11)和第二主表面(12)之间完全延伸穿过衬底(10)。在第一衬底侧(1)上,与通孔(13)电连接的金属化层(31)布置在通孔(13)的区域中。电连接至金属化层(31)的化合物半导体层(21)布置在金属化层(31)上。此外,本发明涉及一种用于制造这种半导体器件结构(100)的方法。
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CN112530861A
制造半导体器件的方法
Public
Publication/Patent Number: CN112530861A Publication Date: 2021-03-19 Application Number: 202010915052.7 Filing Date: 2020-09-03 Inventor: 李城门   郭玟灿   申宪宗   郑涌植   卢永昌   李斗铉   郑圣宪   池祥源   Assignee: 三星电子株式会社   IPC: H01L21/768 Abstract: 一种制造半导体器件的方法,包括:在衬底上形成有源区;在所述衬底上形成与所述有源区相交的栅极结构;去除所述栅极结构的上部并形成栅极覆层;形成电连接到所述有源区的一部分的初步接触插塞,所述初步接触插塞包括第一部分和第二部分;形成包括第一图案层和第二图案层的掩模图案层,所述第一图案层覆盖所述栅极覆层的上表面,所述第二图案层从所述第一图案层延伸以覆盖所述初步接触插塞的所述第二部分;以及使用所述掩模图案层作为蚀刻掩模,通过使所述初步接触插塞的被所述掩模图案层暴露的所述第一部分从所述初步接触插塞的上表面凹陷到预定深度,来形成接触插塞。
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CN112466837A
半导体衬底及形成内埋式衬底的方法
Substantial Examination
Publication/Patent Number: CN112466837A Publication Date: 2021-03-09 Application Number: 202011062410.0 Filing Date: 2020-09-30 Inventor: 黄文宏   Assignee: 日月光半导体制造股份有限公司   IPC: H01L23/498 Abstract: 本发明提供了一种半导体衬底,包括:空旷区;内埋有芯片的第一内埋区,由空旷区围绕;多个第一导电柱,贯穿空旷区并布置在第一内埋区周围;以及导电线,多个第一导电柱通过导电线串联,以形成围绕第一内埋区的针线结构。本发明在另一方面提供一种形成内埋式衬底的方法。本发明的目的在于至少提高半导体衬底的强度。
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CN112397457A
一种柔性显示模组
Substantial Examination
Publication/Patent Number: CN112397457A Publication Date: 2021-02-23 Application Number: 202011268583.8 Filing Date: 2020-11-13 Inventor: 汪文强   Assignee: 武汉华星光电半导体显示技术有限公司   IPC: H01L23/13 Abstract: 本发明提供一种柔性显示模组,柔性显示模组显示区包括多个彼此分离的岛状结构、将多个相邻岛状结构相连的弯折结构,其中,岛状结构设置有发光单元,多个弯折结构包括电连接发光单元的金属线,多个弯折结构中的第一弯折结构包括至少三个弯曲部,三个弯曲部包括至少两个弯曲方向,第一弯曲部通过第一连接部设置在岛状结构侧边的一端。本发明通过设置包含至少三个弯曲部的弯折结构来连接岛状结构,有效实现了柔性显示模组在空间至少三个方向上的拉伸,同时将弯折结构连接在岛状结构侧边的一端,可以加长弯折结构的弯折长度,增大柔性显示模组的弯折空间。
158
CN112420699A
半导体装置
Substantial Examination
Publication/Patent Number: CN112420699A Publication Date: 2021-02-26 Application Number: 201910767617.9 Filing Date: 2019-08-20 Inventor: 朱中良   陈昱瑞   Assignee: 联华电子股份有限公司   IPC: H01L27/092 Abstract: 本发明公开一种半导体装置,其包括基底、隔离结构、第一栅极结构、第二栅极结构、第一条状接触结构、第一栅极接触结构与第二栅极接触结构。基底包括第一主动区与第二主动区分别沿第一方向延伸。第一栅极结构、第二栅极结构与第一条状接触结构分别沿第二方向延伸。第一栅极接触结构与第二栅极接触结构分别设置于第一条状接触结构于第一方向上的两相对侧,且第一栅极接触结构与第二栅极接触结构于第二方向上设置于第一主动区与第二主动区之间。第一栅极接触结构于第二方向上的长度与第二栅极接触结构于第二方向上的长度小于隔离结构于第二方向上的长度。
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CN112242450B
二极管器件及其制造方法
Grant
Publication/Patent Number: CN112242450B Publication Date: 2021-04-06 Application Number: 202011483499.8 Filing Date: 2020-12-16 Inventor: 李晓锋   黄富强   Assignee: 浙江里阳半导体有限公司   IPC: H01L29/861 Abstract: 一种二极管器件及其制造方法,其结构中包括二极管芯片、位于二极管芯片的上表面的第一金属电极层,位于其下表面的第二金属电极层,贯穿二极管芯片以及第一金属电极层的厚度方向上具有通孔,通孔内部设有导电柱,导电柱与第二金属电极层电连接;导电柱的外侧壁具有绝缘层,该绝缘层用于与二极管芯片以及第一金属电极层绝缘隔离。由于在二极管芯片的中间或偏于中心的区域开孔,通过导电柱将正极或者负极从此孔引出到芯片另一面,使芯片的正负电极处于同一面,从而节约产品的封装尺寸并实现产品的贴片封装,以减少器件的PCB占用面积及提高PCB贴装效率。
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CN112509915A
半导体器件及其制作方法、芯片键合结构
Substantial Examination
Publication/Patent Number: CN112509915A Publication Date: 2021-03-16 Application Number: 202011378733.0 Filing Date: 2020-11-30 Inventor: 曾甜   占迪   刘天建   Assignee: 武汉新芯集成电路制造有限公司   IPC: H01L21/18 Abstract: 本发明提供了一种半导体器件及其制作方法、芯片键合结构,包括:提供键合的第一晶圆和第二晶圆;形成位于第二衬底上的图形化的绝缘层,图形化的绝缘层具有均暴露出第二衬底的第一开孔和辅助开孔;形成保护层,保护层填充部分深度的辅助开孔以及覆盖第一开孔的侧壁;形成硅通孔;形成第二金属层,第二金属层包括互连金属层和辅助金属层,互连金属层填充硅通孔且与第一金属层电连接;辅助金属层填充辅助开孔。本发明中,辅助金属层的形成工艺兼容了TSV工艺,不需要增加额外的工艺,在不增加成本的情况下形成辅助金属层,使第二晶圆表面的图形密度(金属分布密度)趋于均匀,提高了化学机械研磨均匀性,从而提高CMP后晶圆表面的平整度。
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