Country
Full text data for US,EP,CN
Type
Legal Validity
Legal Status
Filing Date
Publication Date
Inventor
Assignee
Click to expand
IPC(Section)
IPC(Class)
IPC(Subclass)
IPC(Group)
IPC(Subgroup)
Agent
Agency
Claims Number
Figures Number
Citation Number of Times
Assignee Number
No. Publication Number Title Publication/Patent Number Publication/Patent Number Publication Date Publication Date
Application Number Application Number Filing Date Filing Date
Inventor Inventor Assignee Assignee IPC IPC
1
CN112420654A
半导体管芯、其制造方法、及半导体封装
Public
Publication/Patent Number: CN112420654A Publication Date: 2021-02-26 Application Number: 201911394423.5 Filing Date: 2019-12-30 Inventor: 陈洁   陈宪伟   陈明发   Assignee: 台湾积体电路制造股份有限公司   IPC: H01L23/498 Abstract: 提供一种半导体管芯。所述半导体管芯包括半导体衬底、内连结构、多个导电接垫、第一钝化层及第二钝化层。内连结构设置在半导体衬底上。导电接垫设置在内连结构之上且电连接到内连结构。第一钝化层及第二钝化层依序堆叠在导电接垫上。第一钝化层及第二钝化层填充所述导电接垫中的两个相邻的导电接垫之间的间隙。第一钝化层包括第一区段及第二区段。第一区段实质上平行于内连结构的顶表面延伸。第二区段面对导电接垫中的一者的侧表面。第一区段的厚度与第二区段的厚度不同。
2
CN106409807B
半导体器件
Grant
Publication/Patent Number: CN106409807B Publication Date: 2021-03-30 Application Number: 201610542037.6 Filing Date: 2016-07-11 Inventor: 别井隆文   森越信之   羽田哲士   Assignee: 瑞萨电子株式会社   IPC: H01L23/498 Abstract: 目的是提供一种具有更少故障的半导体器件。半导体器件具有:半导体芯片,具有以第一电源电压操作的第一信号输出电路、以第二电源电压操作的第二信号输出电路和多个凸块电极;和布线板,包括面对半导体芯片的主表面的第一主表面、其间具有布线层的与第一主表面相对的第二主表面、在第一主表面上的第一外部端子和在第二主表面上的第二外部端子;半导体芯片被安装在布线板上以将凸块电极耦合至第一外部端子。在从第二主表面观察的情况下,待供应有第一信号和第二信号的第二外部端子比待供应有第一电源电压和第二电源电压的第二外部端子更靠近半导体芯片布置。
3
CN107210282B
包括多层加强件的电子封装件
Grant
Publication/Patent Number: CN107210282B Publication Date: 2021-02-26 Application Number: 201680008324.7 Filing Date: 2016-02-12 Inventor: M·杜贝   S·奈卡恩蒂   R·c·迪亚斯   P·纳迪   Assignee: 英特尔公司   IPC: H01L23/498 Abstract: 一种电子封装件,包括衬底以及附接到衬底的管芯。电子封装件还包括附接到与管芯邻接的衬底的加强件。加强件由第一层和第二层形成,第一层由一种材料制成,第二层由不同的材料制成。
4
CN112447660A
一种集成电路模块
Substantial Examination
Publication/Patent Number: CN112447660A Publication Date: 2021-03-05 Application Number: 202011362358.0 Filing Date: 2020-11-27 Inventor: 杨木兰   Assignee: 杨木兰   IPC: H01L23/498 Abstract: 本发明公开了一种集成电路模块,包括基板、开设在所述基板上且用于安装电子元件的安装孔,所述安装孔背向电子元件的一侧设置有与所述安装孔相匹配的接触铜环,所述接触铜环与设置在所述基板上的电路电性连接,其中,在所述基板背向电子元件安装的一侧设置有焊接保护层,在所述焊接保护层上设置有套接于所述接触铜环上的溢流环,所述溢流环上设置有延伸至所述安装孔位置处的引导条,使用时,能够通过引导条将在焊接时所多余焊锡引导至溢流环上,进而在完成焊接后,能够通过将焊接保护层拆除的方式,来将多余的焊锡进行清除,其不仅能够大幅度降低在焊接电子元件时焊锡的消耗量,而且也能够有效的避免较多的焊锡容易导致电路板出现短路的问题。
5
CN107887360B
扇出型半导体封装件
Grant Assignment
Publication/Patent Number: CN107887360B Publication Date: 2021-01-15 Application Number: 201710066240.5 Filing Date: 2017-02-06 Inventor: 金汉   郑景文   金硕焕   李京虎   许康宪   Assignee: 三星电子株式会社   IPC: H01L23/498 Abstract: 提供了一种扇出型半导体封装件,所述扇出型半导体封装件包括:半导体芯片,具有有效表面和与有效表面相对的无效表面,有效表面上设置有连接焊盘;包封件,密封所述无效表面的至少一部分;第一连接构件,设置在所述有效表面上,并且包括重新分布层和将连接焊盘电连接到重新分布层的第一通路;钝化层,设置在第一连接构件上;凸块下金属层,包括设置在钝化层上的外连接焊盘和将外连接焊盘连接到重新分布层的第二通路。在竖直方向上,第一通路和第二通路设置在外连接焊盘以内,并且彼此不重叠。
6
CN112310035A
封装基板和芯板
Substantial Examination
Publication/Patent Number: CN112310035A Publication Date: 2021-02-02 Application Number: 202010762586.0 Filing Date: 2020-07-31 Inventor: 张超   张强   丁同浩   王锐   Assignee: 比特大陆科技有限公司   IPC: H01L23/498 Abstract: 本发明公开了一种封装基板和芯板,封装基板包括依次层叠的导电层C1、绝缘层I1、导电层C2、绝缘层I2、第三导电层C3、绝缘层I3和导电层C4;导电层C1具有电源焊盘,导电层C4具有封装焊盘;导电层C2包括间隔排列的多个第一导电带,导电层C3包括间隔排列的多个第二导电带;电源焊盘通过贯通绝缘层I1的导电微孔与多个第一导电带电连接,封装焊盘通过贯通绝缘层I3的导电微孔与多个第二导电带电连接,每个第一导电带通过贯通绝缘层I2的导电通孔与多个第二导电带电连接;第一导电带在绝缘层I2上的正投影的延伸方向与第二导电带在绝缘层I2上的正投影的延伸方向非平行设置。根据本发明实施例的封装基板能够较好的缩小通流瓶颈和降低通路压降。
7
CN112435982A
智能设备、智能卡组件和载带
Substantial Examination
Publication/Patent Number: CN112435982A Publication Date: 2021-03-02 Application Number: 202011299527.0 Filing Date: 2020-11-18 Inventor: 鲍伟海   黎理明   Assignee: 深圳源明杰科技股份有限公司   IPC: H01L23/498 Abstract: 本发明公开一种智能设备、智能卡组件和载带,其中,所述载带包括:可裁剪区,所述可裁剪区的背离模块接触面的一侧设置有非接触式焊盘,和功能区,所述功能区包括若干个彼此隔开的功能子区域,所述功能子区域的背离所述模块接触面的一侧均设置有接触式焊盘,其中,所述裁剪区和功能区之间可通过既定痕迹分离。本发明技术方案旨在解决现有技术中的载带无法同时兼容接触卡和双界面卡的技术问题。
8
CN110600451B
可挠性线路基板及薄膜覆晶封装结构
Grant
Publication/Patent Number: CN110600451B Publication Date: 2021-03-30 Application Number: 201810965215.5 Filing Date: 2018-08-23 Inventor: 陈崇龙   黄建勋   Assignee: 南茂科技股份有限公司   IPC: H01L23/498 Abstract: 本发明提供一种可挠性线路基板,包括可挠性基材及线路结构。可挠性基材包括芯片接合区、布线区以及贯穿孔,布线区包围芯片接合区,且贯穿孔位于布线区内。线路结构配置于可挠性基材上并位于布线区内,线路结构的一部分环绕贯穿孔而形成结构强化区段。本发明还提供一种具有上述的可挠性线路基板的薄膜覆晶封装结构。
9
EP3213345B1
HIGH DENSITY FAN OUT PACKAGE STRUCTURE
Publication/Patent Number: EP3213345B1 Publication Date: 2021-01-13 Application Number: 15767632.1 Filing Date: 2015-09-04 Inventor: Kim, Dong Wook   We, Hong Bok   Lee, Jae Sik   Gu, Shiqun   Assignee: Qualcomm Incorporated   IPC: H01L23/498
10
CN112289770A
DBC基板的阻焊结构、DBC基板及其电子器件
Substantial Examination
Publication/Patent Number: CN112289770A Publication Date: 2021-01-29 Application Number: 202011180772.X Filing Date: 2020-10-29 Inventor: 邢毅   董妮   刘艳宏   荆海燕   Assignee: 西安中车永电电气有限公司   IPC: H01L23/498 Abstract: 本发明属于电力电子技术领域,涉及DBC基板的阻焊结构、DBC基板及其电子器件。所述DBC基板的阻焊结构,包括数段阻焊键合线,所述阻焊键合线设置在焊接区的四周,所述焊接区位于DBC基板的金属层上。通过在焊接区的四周设置阻焊键合线,将焊料限定在焊接区域内,保证DBC基板在高温条件下能够实现阻焊,且阻焊效果不受温度影响;防止焊料外溢造成电路短路,防止非焊接点被焊料玷污,从而有效地保护电路;另外,该阻焊结构,制备工艺灵活,可根据阻焊需求在DBC基板金属层的任意范围进行阻焊结构的设计以实现阻焊,从而提高生产效率,节约生产成本。
11
EP3783645A1
PIN, PIN COMBINATION STRUCTURE, PACKAGING BODY AND MANUFACTURING METHOD THEREFOR
Publication/Patent Number: EP3783645A1 Publication Date: 2021-02-24 Application Number: 19886596.6 Filing Date: 2019-05-14 Inventor: Wu, Hong   Lv, Zhen   Assignee: Huawei Technologies Co., Ltd.   IPC: H01L23/498 Abstract: This application provides a pin, a pin combination structure, a package body, and a method for manufacturing a package body. A cover plate or a skirt structure is sleeved on the pin, to prevent, when a plastic packaging material is filled, the plastic packaging material from overflowing from a cavity that accommodates the plastic packaging material and that is in a mold for packaging the package body. The pin is applied to the package body, where the package body includes the pin, a substrate, and the plastic packaging material, and the pin includes a body and a baffle structure; a bottom of the body is soldered to the substrate, the baffle structure is sleeved on a middle of the body, and the plastic packaging material covers the substrate and wraps a bottom-to-middle part of the body; and the baffle structure is configured to prevent the plastic packaging material from overflowing from the cavity when the plastic packaging material is filled into the cavity, the cavity is a cavity that accommodates the plastic packaging material and that is in a mold for packaging the package body, the cavity accommodates the bottom-to-middle part of the body and the substrate, the substrate is located at a bottom of the cavity, the middle of the body is located at a top of the cavity, and a side wall at the top of the cavity abuts against the baffle structure of the body.
12
CN106711119B
半导体装置
Grant
Publication/Patent Number: CN106711119B Publication Date: 2021-03-09 Application Number: 201610997847.0 Filing Date: 2016-11-11 Inventor: 及川隆一   Assignee: 瑞萨电子株式会社   IPC: H01L23/498 Abstract: 本公开涉及一种半导体装置。本发明提供了一种实现功耗增大的抑制的半导体装置。一种半导体装置具有信号线、接收缓冲电路以及延迟元件,接收缓冲电路耦合到信号线的端部并且从信号线被供给信号,延迟元件线或耦合到信号线的端部并且使信号的波形在信号线的端部处成形。
13
EP3483932B1
GROUND VIA CLUSTERING FOR CROSSTALK MITIGATION
Publication/Patent Number: EP3483932B1 Publication Date: 2021-01-13 Application Number: 18214233.1 Filing Date: 2015-12-03 Inventor: Qian, Zhiguo   Aygun, Kemal   Zhang, Yu   Assignee: INTEL Corporation   IPC: H01L23/498
14
CN112530897A
变化球球栅阵列(BGA)封装
Public
Publication/Patent Number: CN112530897A Publication Date: 2021-03-19 Application Number: 202010579154.6 Filing Date: 2020-06-23 Inventor: 陆骁   陆炯心   C.库姆斯   A.许蒂斯   J.哈珀尔   张捷平   N.r.拉拉维卡尔   P.马拉特卡尔   S.a.克莱因   C.德皮施   M.苏德   Assignee: 英特尔公司   IPC: H01L23/498 Abstract: 本公开的主题是“变化球球栅阵列(BGA)封装”。本文中公开的实施例包括电子封装。在实施例中,电子封装包括:第一衬底;第二衬底;以及将第一衬底电耦合到第二衬底的互连的阵列。在实施例中,互连的阵列包括:第一互连,其中第一互连具有第一体积和第一材料组成;以及第二互连,其中第二互连具有第二体积和第二材料组成,并且其中第一体积不同于第二体积,和/或第一材料组成不同于第二材料组成。
15
CN107068647B
电子模块以及其制造方法
Grant
Publication/Patent Number: CN107068647B Publication Date: 2021-02-09 Application Number: 201710032612.2 Filing Date: 2012-12-24 Inventor: 郑宗荣   Assignee: 日月光半导体制造股份有限公司   IPC: H01L23/498 Abstract: 本发明提出一种电子模块以及其制造方法,电子模块包括电路板、电子元件、第一晶片型导通基板、第一模封层以及第一导电层。电路板具有上表面以及位于上表面的接垫。电子元件装设在上表面上,且电性连接电路板。第一晶片型导通基板装设在接垫上,且电性连接电路板。第一模封层位于上表面上,且包覆电子元件、第一晶片型导通基板、接垫以及上表面。第一导电层位于第一模封层上。第一导电层具有至少一第一孔洞,且此开口会暴露出第一晶片型导通基板的顶端。本发明将晶片型导通基板作为元件装设在电路板上,取代一般电路中所使用的导通孔结构,可省略模封后较耗时的连通孔钻孔与金属材料的填充工艺。
16
CN110391207B
薄膜覆晶封装结构
Grant
Publication/Patent Number: CN110391207B Publication Date: 2021-02-19 Application Number: 201810782150.0 Filing Date: 2018-07-17 Inventor: 黄仲均   Assignee: 南茂科技股份有限公司   IPC: H01L23/498 Abstract: 本发明提供一种薄膜覆晶封装结构,包括可挠性线路载板以及芯片。可挠性线路载板包括可挠性基板及线路结构。可挠性基板包括相对的第一面及第二面,第一面包括芯片接合区。线路结构配置于可挠性基板,包括多个第一引脚、多个内接脚、多个第二引脚及多个导电通孔。这些第一引脚及这些内接脚配置在第一面。这些第二引脚配置在第二面上。这些内接脚位于芯片接合区内且分别通过这些导电通孔电性连接这些第二引脚。这些第一引脚分别对位重叠于这些第二引脚。芯片配置于芯片接合区内,且包括多个连接这些第一引脚的第一凸块及多个连接这些内接脚的第二凸块。
17
EP2866257B1
Printed circuit board and manufacturing method thereof and semiconductor pacakge using the same
Publication/Patent Number: EP2866257B1 Publication Date: 2021-01-13 Application Number: 14190311.2 Filing Date: 2014-10-24 Inventor: Lee, Ji Haeng   Kim, Dong Sun   Ryu, Sung Wuk   Assignee: LG Innotek Co., Ltd.   IPC: H01L23/498
18
EP3309829B1
CIRCUIT BOARD AND CIRCUIT DEVICE
Publication/Patent Number: EP3309829B1 Publication Date: 2021-02-24 Application Number: 17194324.4 Filing Date: 2017-10-02 Inventor: Sugaya, Yujiro   Asanuma, Yuki   Assignee: Iriso Electronics Co., Ltd.   IPC: H01L23/498
19
CN110176442B
一种防桥接的芯片引脚
Grant
Publication/Patent Number: CN110176442B Publication Date: 2021-03-02 Application Number: 201910438182.3 Filing Date: 2019-05-30 Inventor: 马亚辉   于浩   Assignee: 苏州浪潮智能科技有限公司   IPC: H01L23/498 Abstract: 本发明公开了一种防桥接的芯片引脚,包括芯片本体、引脚,多个引脚并排设在芯片本体边缘,还包括镀镍层、锡孔,引脚包括支撑脚、焊接脚,支撑脚连接芯片本体和焊接脚,焊接脚通过焊锡连接主板,锡孔设在焊接脚的焊接面上,锡孔可以保证在焊接时多余的焊锡沿着锡孔内侧面爬锡,收纳一部分多余的焊锡,同时一个焊接脚一侧镀镍层另一侧不镀,镀镍层表面上会有一层钝化膜,使得可焊性降低,当芯片引脚往锡膏放置的过程中,镀镍层底部先接触主板,然后将多余的焊锡膏沿导锡斜面挤压流向光滑面和锡孔,镀镍层一侧不会有焊锡膏挤出,同时光滑面一侧挤出的焊锡膏流向相邻的镀镍层,由于表面上会有一层钝化膜,可焊性降低很低,也不会出现桥接的现象。
20
US2021057321A1
GROUND VIA CLUSTERING FOR CROSSTALK MITIGATION
Publication/Patent Number: US2021057321A1 Publication Date: 2021-02-25 Application Number: 17/074,820 Filing Date: 2020-10-20 Inventor: Qian, Zhiguo   Aygun, Kemal   Zhang, Yu   Assignee: Intel Corporation   IPC: H01L23/498 Abstract: Embodiments of the present disclosure are directed towards techniques and configurations for ground via clustering for crosstalk mitigation in integrated circuit (IC) assemblies. In some embodiments, an IC package assembly may include a first package substrate configured to route input/output (I/O) signals and ground between a die and a second package substrate. The first package substrate may include a plurality of contacts disposed on one side of the first package substrate and at least two ground vias of a same layer of vias, and the at least two ground vias may form a cluster of ground vias electrically coupled with an individual contact. Other embodiments may be described and/or claimed.
Total 500 pages