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1
CN110323203B
集成电路器件及具有互连结构的集成电路器件
Grant
Publication/Patent Number: CN110323203B Publication Date: 2021-02-26 Application Number: 201811083466.7 Filing Date: 2018-09-17 Inventor: 陈芳   廖忠志   梁铭彰   Assignee: 台湾积体电路制造股份有限公司   IPC: H01L23/528 Abstract: 本发明公开最大化集成电路(IC)密度的互连结构以及相应的形成技术。一种示例性IC器件包括沿第一方向延伸的栅极层。设置在栅极层上方的互连结构包括沿与第一方向大致垂直的第二方向定向的奇数互连布线层和沿与第一方向大致平行的第三方向定向的偶数互连布线层。在一些实施方式中,栅极层的栅极间距与第一偶数互连布线层的间距与第三偶数互连布线层的间距的比率为3:2:4。在一些实施方式中,第一奇数互连布线层的间距与第三奇数互连布线层的间距与第七奇数互连布线层的间距的比率为1:1:2。本发明还提供了集成电路器件及具有互连结构的集成电路器件。
2
CN112366199A
一种芯片的金属布线结构及其芯片
Public
Publication/Patent Number: CN112366199A Publication Date: 2021-02-12 Application Number: 202011249489.8 Filing Date: 2020-11-10 Inventor: 李晓骏   殷鹏   丁木村   李晓坤   杨刚   Assignee: 西安紫光国芯半导体有限公司   IPC: H01L23/528 Abstract: 本发明提供一种芯片的金属布线结构及其芯片,所述金属布线结构包括多层金属布线,多层金属布线的间隙没有重叠。所述芯片包含所述金属布线结构。本发明具有以下优点:通过对金属布线的特殊设置,能够很大程度的克服因为机械应力所带来的可靠性问题,提高了芯片工作的稳定性。
3
CN112397480A
互连结构
Publication/Patent Number: CN112397480A Publication Date: 2021-02-23 Application Number: 201911025768.3 Filing Date: 2019-10-25 Inventor: 康庭慈   丘世仰   Assignee: 南亚科技股份有限公司   IPC: H01L23/528 Abstract: 本发明公开了一种互连结构,包括第一和第二绝缘层、第一和第二导线、以及第一、第二和第三导电通孔。第二绝缘层设置在第一绝缘层上。包括第一和第二部分的第一导线,以及第一、第二和第三导电通孔嵌入第一绝缘层中。包括第三部分和第四部分的第二导线嵌入第二绝缘层中。第一导电通孔连接第一和第三部分。第二导电通孔连接第二和第三部分。第三导电通孔连接第二和第四部分。由第一、第二、第三部分、第一、第二导电通孔围绕的第一横截面面积实质上等于由第二、第三、第四部分、第二、第三导电通孔围绕的第二横截面面积。此互连结构可以防止来自其他电路元件的杂讯干扰。
4
CN112204735A
用于选择性外合的电力岛分段
Substantial Examination
Publication/Patent Number: CN112204735A Publication Date: 2021-01-08 Application Number: 201980028236.7 Filing Date: 2019-03-08 Inventor: 班杰明·克尔   Assignee: 铠侠股份有限公司   IPC: H01L23/528 Abstract: 半导体芯片包括形成在衬底上的半导体裸片、形成在所述衬底上的第一电力网格及形成在所述衬底上的与所述第一电力网格电隔离的第二电力网格。所述半导体芯片还包括形成在所述衬底上且电连接到所述第一电力网格的第一电路块,及形成在所述衬底上且电连接到所述第二电力网格的第二电路块。所述第一电路块及所述第二电路块分别通信地耦合到第一多个外部电路连接及第二多个外部电路连接。所述半导体芯片还包括形成在所述衬底上的一或多个第一信号引脚及一或多个第二信号引脚,所述第一及第二信号引脚经设计用于接收外部信号。
5
CN212625563U
半导体器件
Grant
Publication/Patent Number: CN212625563U Publication Date: 2021-02-26 Application Number: 202021170901.2 Filing Date: 2020-06-22 Inventor: 埃里克·杰弗里·伍尔西   Assignee: 半导体元件工业有限责任公司   IPC: H01L23/528 Abstract: 本实用新型公开了一种半导体器件。用于半导体器件的通孔的实施方式可包括:半导体衬底,该半导体衬底包括第一侧;通孔,该通孔从半导体衬底的第一侧延伸到焊盘;聚合物层,该聚合物层沿着通孔的整个侧壁耦接,聚合物层与焊盘直接接触;和金属层,该金属层直接耦接在聚合物层上方并与焊盘直接耦接。
6
CN112349680A
包括过孔和布线的半导体器件
Public
Publication/Patent Number: CN112349680A Publication Date: 2021-02-09 Application Number: 202010766570.7 Filing Date: 2020-08-03 Inventor: 李美知   郑泰荣   赵润庆   裴相友   李化成   Assignee: 三星电子株式会社   IPC: H01L23/522 Abstract: 提供了一种半导体器件。所述半导体器件包括下布线、在下布线上的上布线以及在下布线与上布线之间的过孔。下布线具有彼此相对的第一端表面和第二端表面,上布线具有彼此相对的第三端表面和第四端表面,并且过孔具有与下布线的第二端表面相邻的第一侧面和与上布线的第三端表面相邻的第二侧面。过孔的第一侧面的下端与下布线的第二端表面的上端之间的距离小于过孔的顶表面的宽度的1/3,并且过孔的第二侧面的上端与上布线的第三端表面的上端之间的距离小于过孔的顶表面的宽度的1/3。
7
CN112259500A
一种显示面板及其制备方法
Substantial Examination
Publication/Patent Number: CN112259500A Publication Date: 2021-01-22 Application Number: 202011134125.5 Filing Date: 2020-10-21 Inventor: 禹靖   吴国特   李知勋   谢中静   Assignee: 京东方科技集团股份有限公司   重庆京东方显示技术有限公司   IPC: H01L21/768 Abstract: 本发明实施例提供了一种显示面板及其制备方法,该方法包括:制备保护层;在保护层上形成第一导电层,第一导电层包括:第一凸起结构;在第一导电层上形成初始绝缘层;初始绝缘层包括:第二凸起结构;在初始绝缘层上形成掩膜层;去除覆盖在第二凸起结构处的掩膜层及第二凸起结构,裸漏出第一凸起结构;去除掩膜层,并在第一凸起结构上形成第二导电层,得到显示面板。在本发明实施例中,通过在第一导电层的中间位置设置第一凸起结构,在去除第二凸起结构后,使第一凸起结构漏出与后续覆盖的第二导电层实现搭接,能够避免在绝缘层上先形成过孔结构再使第一导电层和第二导电层通过过孔结构搭接,出现过孔结构中导电层断线的问题。
8
CN110364507B
半导体元件
Grant
Publication/Patent Number: CN110364507B Publication Date: 2021-01-26 Application Number: 201810885931.2 Filing Date: 2018-08-06 Inventor: 廖忠志   Assignee: 台湾积体电路制造股份有限公司   IPC: H01L23/522 Abstract: 一种半导体元件,包含位于基材上方的晶体管,以及在晶体管上方的第一金属化层、第二金属化层和第三金属化层。第一金属化层、第二金属化层和第三金属化层分别包含第一金属特征、第二金属特征和第三金属特征。第二金属特征纵向排列并实质垂直于第一金属特征,而第三金属特征实质上纵向排列平行于第一金属特征。第一金属特征、第二金属特征和第三金属特征分别具有沿着垂直于基材上表面的第一方向的第一厚度、第二厚度和第三厚度。第二厚度小于第一厚度和第三厚度。
9
CN109560081B
集成电路及其形成方法
Grant
Publication/Patent Number: CN109560081B Publication Date: 2021-01-29 Application Number: 201811107942.4 Filing Date: 2018-09-21 Inventor: 陈奕寰   陈奕升   范富杰   刘思贤   林大为   郑光茗   周建志   Assignee: 台湾积体电路制造股份有限公司   IPC: H01L27/092 Abstract: 在一些实施例中,提供一种集成电路以及一种集成电路的形成方法。此集成电路可包含设置于半导体基板中的内部环形隔离结构。再者,此内部环形隔离结构界定出装置区。设置内部环形井于半导体基板中,并围绕此内部环形隔离结构。配置复数个虚设栅极于内部环形井之上。再者,配置此些虚设栅极于层间介电层中。
10
CN112420665A
具有空气间隔物的半导体元件及其制造方法
Public
Publication/Patent Number: CN112420665A Publication Date: 2021-02-26 Application Number: 202010566819.X Filing Date: 2020-06-19 Inventor: 简荣兴   Assignee: 南亚科技股份有限公司   IPC: H01L23/528 Abstract: 本公开提供一种具有空气间隔物的半导体元件及其制造方法。该制造方法包括形成一第一导电层于一基板之上;形成一第一介电结构于该第一导电层之上;将该第一导电层的一侧壁部分转换为一第一转换部分;移除该第一转换部分,使得该第一介电结构的宽度大于该第一导电层的一剩余部分的宽度;以及形成覆盖该第一介电结构的一侧壁的一层间介电层,从而在该ILD层和该第一导电层的该剩余部分之间形成一第一空气间隔物。
11
US10886224B2
Power distribution network using buried power rail
Publication/Patent Number: US10886224B2 Publication Date: 2021-01-05 Application Number: 16/561,340 Filing Date: 2019-09-05 Inventor: Gerousis, Vassilios   Sengupta, Rwik   Hong, Joon Goo   Traynor, Kevin Michael   Assignee: Samsung Electronics Co., Ltd.   IPC: H01L23/528 Abstract: A tap cell configured to enable electrical connection from a buried power rail of an integrated circuit to a power distribution network includes. The tap cell includes a buried power rail layer including VDD and VSS power supply lines, insulating layers and metal layers alternately arranged on the buried power rail layer, a first power supply interconnect in metal layer M1 or higher electrically coupled to the VDD power supply line, and a second power supply interconnect in metal layer M1 or higher electrically connected to the VSS power supply line. The first power supply interconnect and the second power supply interconnect are configured to be electrically connected to the power distribution network, and the VDD and VSS power supply lines are configured to supply power from the power distribution network to the buried power rail of the integrated circuit. The tap cell is free of any active semiconductor devices.
12
EP3772091A1
A METHOD FOR FORMING A BURIED METAL LINE
Publication/Patent Number: EP3772091A1 Publication Date: 2021-02-03 Application Number: 19189796.6 Filing Date: 2019-08-02 Inventor: Dentoni, Litta Eugenio   Gupta, Anshul   Ryckaert, Julien   Chan, Boon Teik   Assignee: Imec VZW   IPC: H01L21/74 Abstract: According to an aspect of the present inventive concept there is provided a method for forming a buried metal line in a substrate, the method comprising: at a position between a pair of semiconductor structures protruding from the substrate, forming a metal line trench in the substrate at a level below a base of each semiconductor structure of the pair, wherein forming the metal line trench comprises: etching an upper trench portion in the substrate, forming a spacer on sidewall surfaces of the upper trench portion, the spacer exposing a bottom surface of the upper trench portion, and while the spacer masks the sidewall surfaces of the upper trench portion, etching a lower trench portion, comprising etching the substrate via the upper trench portion such that a width of the lower trench portion exceeds a width of the upper trench portion, and forming the metal line in the metal line trench.
13
CN112420596A
半导体装置的形成方法
Public
Publication/Patent Number: CN112420596A Publication Date: 2021-02-26 Application Number: 202010321979.8 Filing Date: 2020-04-22 Inventor: 吴荣堂   廖启宏   吴思桦   欧阳良岳   李锦思   Assignee: 台湾积体电路制造股份有限公司   IPC: H01L21/768 Abstract: 一种半导体装置的形成方法,提供导电填充层于内连线层的开口中。形成晶种层,接着氧化晶种层的一部分。在处理工艺中移除氧,并保湿且水解去氧化的晶种层表面以形成羟基化的子层。导电填充层形成于羟基子层上。
14
CN112018081B
一种半导体结构及其制备方法
Grant
Publication/Patent Number: CN112018081B Publication Date: 2021-02-09 Application Number: 202011106406.X Filing Date: 2020-10-16 Inventor: 张国伟   许宗能   王建智   Assignee: 晶芯成(北京)科技有限公司   IPC: H01L23/528 Abstract: 本发明公开了一种半导体结构及其制备方法,其中,所述半导体结构包括:基板;导线层,位于所述基板上;介质层,位于所述导线层上;第一沟槽,位于所述介质层中;第二沟槽,位于所述第一沟槽上,所述第二沟槽与所述第一沟槽连通,所述第二沟槽的顶端开口的口径大于所述第一沟槽的顶端开口的口径;阻挡层,位于所述介质层和所述导线层上;金属层,位于所述阻挡层上,且所述金属层位于所述第一沟槽和所述第二沟槽内;多个保护层,位于所述金属层上;凹口,位于所述多个保护层中,且所述凹口位于所述金属层中。本发明能有效改善所述凹口的侧壁会有杂质残留的情况。
15
US2021035853A1
SEMICONDUCTOR STRUCTURE AND METHOD FOR MANUFACTURING THE SAME
Publication/Patent Number: US2021035853A1 Publication Date: 2021-02-04 Application Number: 17/065,253 Filing Date: 2020-10-07 Inventor: Yang, Tai-i   Chu, Wei-chen   Chen, Hsin-ping   Lu, Chih-wei   Lee, Chung-ju   Assignee: TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.   IPC: H01L21/768 Abstract: A semiconductor structure includes an integrated circuit, a first dielectric layer over the integrated circuit, an etch stop layer over the first dielectric layer, a barrier layer over the etch stop layer, a conductive layer over the barrier layer, and a void region vertically extending through the conductive layer, the barrier layer, and the etch stop layer. The void region has an upper portion, a middle portion below the upper portion, and a lower portion below the middle portion, the middle portion. The middle portion is narrower than the upper portion and the lower portion.
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CN212570982U
半导体结构
Grant
Publication/Patent Number: CN212570982U Publication Date: 2021-02-19 Application Number: 202021912435.0 Filing Date: 2020-09-04 Inventor: 尹佳山   周祖源   薛兴涛   林正忠   Assignee: 中芯长电半导体(江阴)有限公司   IPC: H01L23/528 Abstract: 本实用新型提供一种半导体结构包括Si衬底、绝缘层及Cu柱,其中,Cu柱位于Si衬底中,绝缘层包覆Cu柱的侧壁及底部并与Si衬底相接触,且Cu柱与绝缘层具有第一高度差D1,Si衬底与绝缘层具有第二高度差D2,且第二高度差D2大于第一高度差D1;由于Cu柱与绝缘层具有第一高度差D1,可有效避免对器件的电性能造成影响;进一步的,由于Si衬底与绝缘层具有第二高度差D2,且第二高度差D2大于第一高度差D1,从而可进一步的避免绝缘层内外侧Cu金属的连接,以有效避免对器件的电性能造成影响。
17
CN109427656B
半导体装置及其制造方法
Grant
Publication/Patent Number: CN109427656B Publication Date: 2021-03-02 Application Number: 201810180316.1 Filing Date: 2018-03-05 Inventor: 黄冠维   范振豊   陈育裕   Assignee: 台湾积体电路制造股份有限公司   IPC: H01L21/768 Abstract: 一种半导体装置的制造方法,包含在金属部件上方形成第一图案化层,以及在第一图案化层上方沉积第一掩模层。将第一掩模层图案化以在其中形成第一组的一或多个开口,然后将第一掩模层薄化。将第一掩模层的图案转移至第一图案化层以在其中形成第二组的一或多个开口。第一图案化层可由硅或氧化物材料组成。当掩模层在第一图案化层上方时,可加宽第一图案化层中的开口。
18
CN112310082A
半导体装置
Public
Publication/Patent Number: CN112310082A Publication Date: 2021-02-02 Application Number: 202010741490.6 Filing Date: 2020-07-29 Inventor: 朴台镇   柳原锡   金根楠   金孝燮   朴素贤   许仁景   黄有商   Assignee: 三星电子株式会社   IPC: H01L27/108 Abstract: 提供了一种半导体装置。该半导体装置包括:衬底;位线结构,其设置在衬底上;沟槽,其与位线结构的至少一侧相邻;存储接触结构,其设置在沟槽内,并且包括按次序堆叠的存储接触件、硅化物层和存储焊盘;以及间隔件结构,其设置在位线结构与存储接触结构之间。
19
CN112309963A
用于形成自对准互连结构的方法
Public
Publication/Patent Number: CN112309963A Publication Date: 2021-02-02 Application Number: 202010748783.7 Filing Date: 2020-07-30 Inventor: 刘如淦   张世明   伍海涛   Assignee: 台湾积体电路制造股份有限公司   IPC: H01L21/768 Abstract: 本公开涉及用于形成自对准互连结构的方法。本公开提供了一种用于形成互连结构的方法。该方法包括:提供半导体结构,所述半导体结构包括衬底和形成在所述衬底的顶部部分中的导电特征;在所述衬底之上沉积抗蚀剂层,其中,所述抗蚀剂层具有曝光阈值;向所述抗蚀剂层提供具有入射曝光剂量的辐射,其中,所述入射曝光剂量被配置为小于所述抗蚀剂层的所述曝光阈值,而反射曝光剂量和来自所述导电特征的顶表面的入射曝光剂量之和大于所述抗蚀剂层的所述曝光阈值,从而在所述导电特征之上形成潜在抗蚀剂图案;以及显影所述抗蚀剂层以形成图案化抗蚀剂层。
20
CN112366177A
半导体器件及其形成方法
Public
Publication/Patent Number: CN112366177A Publication Date: 2021-02-12 Application Number: 202011245018.X Filing Date: 2020-11-10 Inventor: 彭进   董金文   石艳伟   郑祖辉   华子群   Assignee: 长江存储科技有限责任公司   IPC: H01L21/768 Abstract: 本发明提供一种半导体器件及其制备方法,所述制备方法包括如下步骤:提供衬底;在所述衬底内形成沟槽,所述沟槽具有相互连通的第一区域及第二区域,所述第二区域的深度大于所述第一区域的深度;在所述沟槽内形成导电层,形成在所述第二区域的导电层的厚度大于形成在所述第一区域的导电层的厚度;在所述衬底上形成导电互连层,所述导电互连层包括导电柱,所述导电柱与位于所述第二区域的导电层接触。本发明的优点在于,在衬底中形成深度不同的沟槽,进而形成不同厚度的导电层,从而能够延长导电柱对应区域电迁移时间,大大提高了半导体器件的可靠性。
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