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Inventor Inventor Assignee Assignee IPC IPC
1
CN110047813B
半导体元件
Grant
Publication/Patent Number: CN110047813B Publication Date: 2021-04-06 Application Number: 201810035168.4 Filing Date: 2018-01-15 Inventor: 马瑞吉   林家辉   杨国裕   Assignee: 联华电子股份有限公司   IPC: H01L23/528 Abstract: 本发明公开一种半导体元件,其主要包含一第一栅极线以及一第二栅极线沿着一第一方向延伸、一第三栅极线沿着一第二方向延伸并设于第一栅极线以及第二栅极线之间以及一漏极区域设于第三栅极线一侧,其中第三栅极线包含一第一突出部且该第一突出部重叠漏极区域。
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CN112366199A
一种芯片的金属布线结构及其芯片
Public
Publication/Patent Number: CN112366199A Publication Date: 2021-02-12 Application Number: 202011249489.8 Filing Date: 2020-11-10 Inventor: 李晓骏   殷鹏   丁木村   李晓坤   杨刚   Assignee: 西安紫光国芯半导体有限公司   IPC: H01L23/528 Abstract: 本发明提供一种芯片的金属布线结构及其芯片,所述金属布线结构包括多层金属布线,多层金属布线的间隙没有重叠。所述芯片包含所述金属布线结构。本发明具有以下优点:通过对金属布线的特殊设置,能够很大程度的克服因为机械应力所带来的可靠性问题,提高了芯片工作的稳定性。
3
CN112447670A
具有再分布图案的集成电路装置
Public
Publication/Patent Number: CN112447670A Publication Date: 2021-03-05 Application Number: 202010915149.8 Filing Date: 2020-09-03 Inventor: 赵允来   梁辰列   高廷旼   白承德   Assignee: 三星电子株式会社   IPC: H01L23/528 Abstract: 一种集成电路装置包括布线结构、第一布线间绝缘层、第二布线间绝缘层、再分布图案和覆盖绝缘层。布线结构包括具有多层布线结构的布线层和通孔插塞。第一布线间绝缘层围绕基板上的布线结构。第二布线间绝缘层在第一布线间绝缘层上,并且再分布通孔插塞通过第二布线间绝缘层连接到布线结构。再分布图案在第二布线间绝缘层上包括焊盘图案和虚设图案。各个图案的厚度大于各个布线层的厚度。覆盖绝缘层覆盖一些再分布图案。虚设图案是在平行于基板的水平方向上延伸的线的形式。
4
CN112397480A
互连结构
Substantial Examination
Publication/Patent Number: CN112397480A Publication Date: 2021-02-23 Application Number: 201911025768.3 Filing Date: 2019-10-25 Inventor: 康庭慈   丘世仰   Assignee: 南亚科技股份有限公司   IPC: H01L23/528 Abstract: 本发明公开了一种互连结构,包括第一和第二绝缘层、第一和第二导线、以及第一、第二和第三导电通孔。第二绝缘层设置在第一绝缘层上。包括第一和第二部分的第一导线,以及第一、第二和第三导电通孔嵌入第一绝缘层中。包括第三部分和第四部分的第二导线嵌入第二绝缘层中。第一导电通孔连接第一和第三部分。第二导电通孔连接第二和第三部分。第三导电通孔连接第二和第四部分。由第一、第二、第三部分、第一、第二导电通孔围绕的第一横截面面积实质上等于由第二、第三、第四部分、第二、第三导电通孔围绕的第二横截面面积。此互连结构可以防止来自其他电路元件的杂讯干扰。
5
US2021104461A1
SEMICONDUCTOR DEVICE PACKAGE AND METHOD OF MANUFACTURING THE SAME
Publication/Patent Number: US2021104461A1 Publication Date: 2021-04-08 Application Number: 16/593,884 Filing Date: 2019-10-04 Inventor: Wu, Po-i   Wang, Chen-chao   Assignee: Advanced Semiconductor Engineering, Inc.   IPC: H01L23/528 Abstract: A semiconductor device includes a dielectric layer, a first conductive layer penetrating the dielectric layer, and a grounding structure disposed within the dielectric layer and adjacent to the first conductive layer. The dielectric layer has a first surface and a second surface opposite the first surface. The first conductive layer has a first portion and a second portion connected to the first portion. The first portion has a width greater than that of the second portion.
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CN110323203B
集成电路器件及具有互连结构的集成电路器件
Grant
Publication/Patent Number: CN110323203B Publication Date: 2021-02-26 Application Number: 201811083466.7 Filing Date: 2018-09-17 Inventor: 陈芳   廖忠志   梁铭彰   Assignee: 台湾积体电路制造股份有限公司   IPC: H01L23/528 Abstract: 本发明公开最大化集成电路(IC)密度的互连结构以及相应的形成技术。一种示例性IC器件包括沿第一方向延伸的栅极层。设置在栅极层上方的互连结构包括沿与第一方向大致垂直的第二方向定向的奇数互连布线层和沿与第一方向大致平行的第三方向定向的偶数互连布线层。在一些实施方式中,栅极层的栅极间距与第一偶数互连布线层的间距与第三偶数互连布线层的间距的比率为3:2:4。在一些实施方式中,第一奇数互连布线层的间距与第三奇数互连布线层的间距与第七奇数互连布线层的间距的比率为1:1:2。本发明还提供了集成电路器件及具有互连结构的集成电路器件。
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CN112204735A
用于选择性外合的电力岛分段
Substantial Examination
Publication/Patent Number: CN112204735A Publication Date: 2021-01-08 Application Number: 201980028236.7 Filing Date: 2019-03-08 Inventor: 班杰明·克尔   Assignee: 铠侠股份有限公司   IPC: H01L23/528 Abstract: 半导体芯片包括形成在衬底上的半导体裸片、形成在所述衬底上的第一电力网格及形成在所述衬底上的与所述第一电力网格电隔离的第二电力网格。所述半导体芯片还包括形成在所述衬底上且电连接到所述第一电力网格的第一电路块,及形成在所述衬底上且电连接到所述第二电力网格的第二电路块。所述第一电路块及所述第二电路块分别通信地耦合到第一多个外部电路连接及第二多个外部电路连接。所述半导体芯片还包括形成在所述衬底上的一或多个第一信号引脚及一或多个第二信号引脚,所述第一及第二信号引脚经设计用于接收外部信号。
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US2021066195A1
ELECTRICAL CHIP AND OPTICAL MODULE
Publication/Patent Number: US2021066195A1 Publication Date: 2021-03-04 Application Number: 16/941,605 Filing Date: 2020-07-29 Inventor: Yagoshi, Teruaki   Assignee: FUJITSU LIMITED   IPC: H01L23/528 Abstract: An electrical chip includes a plurality of electrical signal processing circuits arranged side by side on a chip board, the electrical signal processing circuits that processes electrical signals transmitted to each of a plurality of lanes for each lane; and a power supply wiring network provided in an area overlapping with each of the plurality of electrical signal processing circuits and including wires formed into a mesh shape for supplying power to each of the plurality of electrical signal processing circuits, wherein the power supply wiring network includes a slit obtained by separating a part of the wires in each area corresponding to a boundary between the lanes.
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CN212625563U
半导体器件
Grant
Publication/Patent Number: CN212625563U Publication Date: 2021-02-26 Application Number: 202021170901.2 Filing Date: 2020-06-22 Inventor: 埃里克·杰弗里·伍尔西   Assignee: 半导体元件工业有限责任公司   IPC: H01L23/528 Abstract: 本实用新型公开了一种半导体器件。用于半导体器件的通孔的实施方式可包括:半导体衬底,该半导体衬底包括第一侧;通孔,该通孔从半导体衬底的第一侧延伸到焊盘;聚合物层,该聚合物层沿着通孔的整个侧壁耦接,聚合物层与焊盘直接接触;和金属层,该金属层直接耦接在聚合物层上方并与焊盘直接耦接。
10
CN110364507B
半导体元件
Grant
Publication/Patent Number: CN110364507B Publication Date: 2021-01-26 Application Number: 201810885931.2 Filing Date: 2018-08-06 Inventor: 廖忠志   Assignee: 台湾积体电路制造股份有限公司   IPC: H01L23/522 Abstract: 一种半导体元件,包含位于基材上方的晶体管,以及在晶体管上方的第一金属化层、第二金属化层和第三金属化层。第一金属化层、第二金属化层和第三金属化层分别包含第一金属特征、第二金属特征和第三金属特征。第二金属特征纵向排列并实质垂直于第一金属特征,而第三金属特征实质上纵向排列平行于第一金属特征。第一金属特征、第二金属特征和第三金属特征分别具有沿着垂直于基材上表面的第一方向的第一厚度、第二厚度和第三厚度。第二厚度小于第一厚度和第三厚度。
11
CN109560081B
集成电路及其形成方法
Grant
Publication/Patent Number: CN109560081B Publication Date: 2021-01-29 Application Number: 201811107942.4 Filing Date: 2018-09-21 Inventor: 陈奕寰   陈奕升   范富杰   刘思贤   林大为   郑光茗   周建志   Assignee: 台湾积体电路制造股份有限公司   IPC: H01L27/092 Abstract: 在一些实施例中,提供一种集成电路以及一种集成电路的形成方法。此集成电路可包含设置于半导体基板中的内部环形隔离结构。再者,此内部环形隔离结构界定出装置区。设置内部环形井于半导体基板中,并围绕此内部环形隔离结构。配置复数个虚设栅极于内部环形井之上。再者,配置此些虚设栅极于层间介电层中。
12
CN112349680A
包括过孔和布线的半导体器件
Public
Publication/Patent Number: CN112349680A Publication Date: 2021-02-09 Application Number: 202010766570.7 Filing Date: 2020-08-03 Inventor: 李美知   郑泰荣   赵润庆   裴相友   李化成   Assignee: 三星电子株式会社   IPC: H01L23/522 Abstract: 提供了一种半导体器件。所述半导体器件包括下布线、在下布线上的上布线以及在下布线与上布线之间的过孔。下布线具有彼此相对的第一端表面和第二端表面,上布线具有彼此相对的第三端表面和第四端表面,并且过孔具有与下布线的第二端表面相邻的第一侧面和与上布线的第三端表面相邻的第二侧面。过孔的第一侧面的下端与下布线的第二端表面的上端之间的距离小于过孔的顶表面的宽度的1/3,并且过孔的第二侧面的上端与上布线的第三端表面的上端之间的距离小于过孔的顶表面的宽度的1/3。
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CN112259500A
一种显示面板及其制备方法
Substantial Examination
Publication/Patent Number: CN112259500A Publication Date: 2021-01-22 Application Number: 202011134125.5 Filing Date: 2020-10-21 Inventor: 禹靖   吴国特   李知勋   谢中静   Assignee: 京东方科技集团股份有限公司   重庆京东方显示技术有限公司   IPC: H01L21/768 Abstract: 本发明实施例提供了一种显示面板及其制备方法,该方法包括:制备保护层;在保护层上形成第一导电层,第一导电层包括:第一凸起结构;在第一导电层上形成初始绝缘层;初始绝缘层包括:第二凸起结构;在初始绝缘层上形成掩膜层;去除覆盖在第二凸起结构处的掩膜层及第二凸起结构,裸漏出第一凸起结构;去除掩膜层,并在第一凸起结构上形成第二导电层,得到显示面板。在本发明实施例中,通过在第一导电层的中间位置设置第一凸起结构,在去除第二凸起结构后,使第一凸起结构漏出与后续覆盖的第二导电层实现搭接,能够避免在绝缘层上先形成过孔结构再使第一导电层和第二导电层通过过孔结构搭接,出现过孔结构中导电层断线的问题。
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US2021074705A1
Integrated Assemblies Comprising Memory Cells and Shielding Material Between the Memory Cells, and Methods of Forming Integrated Assemblies
Publication/Patent Number: US2021074705A1 Publication Date: 2021-03-11 Application Number: 17/083,174 Filing Date: 2020-10-28 Inventor: Tang, Sanh D.   Sukekawa, Mitsunari   Yamamoto, Yusuke   Kawamura, Christopher J.   Taketani, Hiroaki   Assignee: Micron Technology, Inc.   IPC: H01L27/108 Abstract: Some embodiments include a memory device having a buried wordline, a shield plate, and an access device. The access device includes first and second diffusion regions and a channel region. The diffusion regions and the channel region are arranged vertically so that the channel region is between the first and second diffusion regions. The wordline is adjacent to a first side surface of the channel region, and the shield plate is adjacent to a second side surface of the channel region; with the first and second side surfaces being in opposing relation to one another. Some embodiments include methods of forming integrated assemblies.
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CN112420665A
具有空气间隔物的半导体元件及其制造方法
Substantial Examination
Publication/Patent Number: CN112420665A Publication Date: 2021-02-26 Application Number: 202010566819.X Filing Date: 2020-06-19 Inventor: 简荣兴   Assignee: 南亚科技股份有限公司   IPC: H01L23/528 Abstract: 本公开提供一种具有空气间隔物的半导体元件及其制造方法。该制造方法包括形成一第一导电层于一基板之上;形成一第一介电结构于该第一导电层之上;将该第一导电层的一侧壁部分转换为一第一转换部分;移除该第一转换部分,使得该第一介电结构的宽度大于该第一导电层的一剩余部分的宽度;以及形成覆盖该第一介电结构的一侧壁的一层间介电层,从而在该ILD层和该第一导电层的该剩余部分之间形成一第一空气间隔物。
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CN108735711B
一种半导体器件及其制备方法、电子装置
Grant
Publication/Patent Number: CN108735711B Publication Date: 2021-04-23 Application Number: 201710240157.5 Filing Date: 2017-04-13 Inventor: 张永兴   杨海玩   李晓波   Assignee: 中芯国际集成电路制造(北京)有限公司   中芯国际集成电路制造(上海)有限公司   IPC: H01L23/528 Abstract: 本发明涉及一种半导体器件及其制备方法、电子装置。所述半导体器件包括:沿第一方向设置的位线,所述位线与其下方的器件电连接;其中,所述位线包括上下交错设置的第一位线和第二位线,并且所述第一位线和所述第二位线在与所述第一方向相垂直的第二方向上交替设置。通过所述设置可以避免由于尺寸减小致使位线之间介电间距减小带来的击穿问题,通过上下交错设置可以使同层之间相邻的位线间距变大,相邻的位线之间由于位于不同层,也不会带来间距太小的问题,因此可以进一步提高器件的性能和良率。
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US2021103640A1
Power Grid Layout Techniques
Publication/Patent Number: US2021103640A1 Publication Date: 2021-04-08 Application Number: 16/595,180 Filing Date: 2019-10-07 Inventor: Thazhathidathil, Abhilash Velluridathil   Assignee: Arm Limited   IPC: G06F17/50 Abstract: Various implementations described herein refer to a method for providing a cell layout with a power grid line, track lines and vias. The method may include determining a cell placement pitch from architecture rules related to the cell layout. The method may include converting spacing for the vias in terms of the cell placement pitch to identify free regions on the track lines for placement of the vias. The method may include determining boundaries for the free regions based on the spacing of the vias from the power grid line and the track lines.
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CN112736030A
半导体结构及其制备方法
Public
Publication/Patent Number: CN112736030A Publication Date: 2021-04-30 Application Number: 201911034899.8 Filing Date: 2019-10-29 Inventor: 朱德龙   Assignee: 长鑫存储技术有限公司   IPC: H01L21/768 Abstract: 本发明涉及一种半导体结构及其制备方法。半导体结构的制备方法通过离子注入精确控制沟槽中金属的钝化区域,进而降低沟槽中金属的形成速率,通过控制金属在钝化层的形成速率比种子层的慢,进而能够促进沟槽内金属充分沉积,在对高深宽比的沟槽进行填充时,可以避免产生缝隙、孔洞等缺陷。同时,离子注入可直接定义反应区域,可以精确控制金属钝化层的形成区域,增强工艺制程的控制能力;并且,金属钝化层可以作为阻挡层,无需增加去除步骤,简化制备工艺。
19
CN106876365B
逻辑半导体器件
Grant
Publication/Patent Number: CN106876365B Publication Date: 2021-05-04 Application Number: 201610939502.X Filing Date: 2016-10-24 Inventor: R.阿兹马特   S.威克   金秀贤   朴哲弘   林载炯   Assignee: 三星电子株式会社   IPC: H01L23/522 Abstract: 一种逻辑半导体器件,包括:多个有源图案,在水平方向上延伸并且在垂直方向上彼此间隔开;隔离层,限定所述有源图案;在有源图案和隔离层上在垂直方向上延伸的多个栅极图案,所述栅极图案在水平方向上彼此间隔开;多个下配线,在栅极图案上方在水平方向上延伸;多个上配线,在下配线上方在垂直方向上延伸;贯穿接触,连接上配线中的至少一个上配线以及栅极图案中的至少一个栅极图案,贯穿接触从上配线的底表面延伸到相对于有源图案的下配线之一的底表面之下的位置。
20
US10886224B2
Power distribution network using buried power rail
Publication/Patent Number: US10886224B2 Publication Date: 2021-01-05 Application Number: 16/561,340 Filing Date: 2019-09-05 Inventor: Gerousis, Vassilios   Sengupta, Rwik   Hong, Joon Goo   Traynor, Kevin Michael   Assignee: Samsung Electronics Co., Ltd.   IPC: H01L23/528 Abstract: A tap cell configured to enable electrical connection from a buried power rail of an integrated circuit to a power distribution network includes. The tap cell includes a buried power rail layer including VDD and VSS power supply lines, insulating layers and metal layers alternately arranged on the buried power rail layer, a first power supply interconnect in metal layer M1 or higher electrically coupled to the VDD power supply line, and a second power supply interconnect in metal layer M1 or higher electrically connected to the VSS power supply line. The first power supply interconnect and the second power supply interconnect are configured to be electrically connected to the power distribution network, and the VDD and VSS power supply lines are configured to supply power from the power distribution network to the buried power rail of the integrated circuit. The tap cell is free of any active semiconductor devices.
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