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Inventor Inventor Assignee Assignee IPC IPC
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US2021098464A1
SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME
Publication/Patent Number: US2021098464A1 Publication Date: 2021-04-01 Application Number: 16/585,598 Filing Date: 2019-09-27 Inventor: Huang, Tse-yao   Assignee: NANYA TECHNOLOGY CORPORATION   IPC: H01L27/108 Abstract: The present application discloses a semiconductor device and a method for fabricating the semiconductor device. The semiconductor device includes a substrate; a dielectric structure disposed over the substrate; a bit line bottom contact disposed in the dielectric structure; a composite decoupling structure disposed between the dielectric structure and the bit line bottom contact, wherein the composite decoupling structure comprises an air gap and a dielectric spacer; a bit line top contact disposed over the bit line bottom contact; and a bit line to disposed over the bit line top contact.
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US2021043505A1
SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF
Publication/Patent Number: US2021043505A1 Publication Date: 2021-02-11 Application Number: 16/987,556 Filing Date: 2020-08-07 Inventor: Zhang, Hao   Jing, Xuezhen   Tan, Jingjing   Zhang, Tiantian   Xiao, Zhangru   Xu, Zengsheng   Assignee: Semiconductor Manufacturing International (Shanghai) Corporation   Semiconductor Manufacturing International (Beijing) Corporation   IPC: H01L21/768 Abstract: A method for forming a semiconductor structure includes forming a dielectric layer with an opening on a substrate; forming a material film in the opening; forming a blocking film on the material film; and removing the blocking film at the bottom of the opening to expose the material film. The remaining blocking film forms an initial blocking layer. The method further includes forming a conductive-material film in the opening; performing an annealing process to form a contact layer at the bottom of the opening by making the substrate, the material film, and the conductive-material film react with each other; and planarizing the conductive-material film, the initial blocking layer, and the material film to expose the dielectric layer. The remaining initial blocking layer forms a blocking layer in the opening; and the remaining conductive-material film forms a plug in contact with the blocking layer and the contact layer.
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CN105762106B
半导体装置及其制作工艺
Grant
Publication/Patent Number: CN105762106B Publication Date: 2021-02-19 Application Number: 201410794508.3 Filing Date: 2014-12-18 Inventor: 黄世贤   张哲玮   叶志杰   蔡子仪   Assignee: 联华电子股份有限公司   IPC: H01L21/768 Abstract: 本发明公开一种半导体装置及其制作工艺,该半导体装置包含一基底;一外延结构;以及一沟槽。该外延结构位于该基底内。该沟槽位于该外延结构内,其中该沟槽在垂直该基底的方向上具有一截面,该截面的至少一部分自该沟槽的开口向下逐渐扩张。
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CN112670238A
在电气部件与电子部件之间形成互连的方法
Public
Publication/Patent Number: CN112670238A Publication Date: 2021-04-16 Application Number: 202011102989.9 Filing Date: 2020-10-15 Inventor: A·海因里希   Assignee: 英飞凌科技奥地利有限公司   IPC: H01L21/768 Abstract: 一种在电气部件与电子部件之间形成互连的方法包括:提供电子部件,所述电子部件包括第一主面和设置在所述第一主面上的第一金属层;提供电气部件,所述电气部件包括第二主面和设置在所述第二主面上的第二金属层;其中,所述第一金属层或所述第二金属层中的至少一个包括提供在其主面上的氧化物层;在所述电子部件和所述电气部件中的一个或两个上设置还原剂,使得所述还原剂能够去除所述氧化物层;以及通过施加压力和热将所述电子部件的所述第一金属层与所述电气部件的所述第二金属层直接连接,来将所述电子部件连接到所述电气部件。
5
US2021013095A1
METHODS OF FORMING A CONDUCTIVE CONTACT STRUCTURE TO A TOP ELECTRODE OF AN EMBEDDED MEMORY DEVICE ON AN IC PRODUCT AND A CORRESPONDING IC PRODUCT
Publication/Patent Number: US2021013095A1 Publication Date: 2021-01-14 Application Number: 16/504,737 Filing Date: 2019-07-08 Inventor: Tran, Xuan Anh   Ramanathan, Eswar   Singh, Sunil Kumar   Kalaga, Suryanarayana   Regonda, Suresh Kumar   Tan, Juan Boon   Assignee: GLOBALFOUNDRIES Inc.   IPC: H01L21/768 Abstract: One illustrative method disclosed herein includes, among other things, selectively forming a sacrificial material on an upper surface of a top electrode of a memory cell, forming at least one layer of insulating material around the sacrificial material and removing the sacrificial material so as to form an opening in the at least one layer of insulating material, wherein the opening exposes the upper surface of the top electrode. The method also includes forming an internal sidewall spacer within the opening in the at least one layer of insulating material and forming a conductive contact structure that is conductively coupled to the upper surface of the top electrode, wherein a portion of the conductive contact structure is surrounded by the internal sidewall spacer.
6
CN106941091B
内连线结构、内连线布局结构及其制作方法
Grant
Publication/Patent Number: CN106941091B Publication Date: 2021-03-05 Application Number: 201610004548.2 Filing Date: 2016-01-05 Inventor: 陈东郁   林佳芳   Assignee: 联华电子股份有限公司   IPC: H01L21/768 Abstract: 本发明公开一种内连线结构、内连线布局结构及其制作方法,该具有气隙的内连线布局结构包含有多个沿一方向延伸的气隙,以及设置于该多个气隙之间的至少一第一内连线单元。该第一内连线单元包含有一第一导线、一设置于该第一导线上的第一接着标记、以及一设置于该第一接着标记上且穿透该第一接着标记而电连接至该第一导线的第一插塞结构。该第一接着标记实体分离沿一直线排列的该多个气隙。
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CN112309999A
半导体封装结构
Substantial Examination
Publication/Patent Number: CN112309999A Publication Date: 2021-02-02 Application Number: 201910930993.5 Filing Date: 2019-09-27 Inventor: 谢章群   Assignee: 南亚科技股份有限公司   IPC: H01L23/31 Abstract: 本发明公开了一种半导体封装结构,包含基板、半导体晶粒、虚设晶粒、导电层、至少一个第一导线以及至少一个第二导线。半导体晶粒设置在基板上。虚设晶粒设置在半导体晶粒上。导电层设置在虚设晶粒上。第一导线将半导体晶粒电性连接至信号源。第二导线将导电层电性连接至接地源。由于虚设晶粒设置在半导体晶粒上,且导电层设置在虚设晶粒上并通过第二导线电性连接至接地源,因此阻挡了由半导体晶粒所产生的电磁波对周围其他电子装置的干扰,亦进一步改善半导体封装结构的电磁灵敏度。
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CN109979940B
半导体存储器件及其制作方法
Grant
Publication/Patent Number: CN109979940B Publication Date: 2021-03-26 Application Number: 201711455681.0 Filing Date: 2017-12-27 Inventor: 不公告发明人   Assignee: 长鑫存储技术有限公司   IPC: H01L27/108 Abstract: 本发明提供一种半导体存储器件及其制作方法,半导体存储器件主要包括在半导体衬底和导电材料层之间的位线接触,半导体衬底具有有源区、字线及字线隔离层,字线隔离层中具有位线接触沟槽。位线接触形成于位线接触沟槽,位线接触的一顶层被去除以形成凹槽,位线接触的侧壁与字线隔离层的侧壁之间具有侧壁沟槽。导电材料层具有第一填充部及第二填充部,第一填充部填充于侧壁沟槽内且内形成有孔洞,第二填充部填充于凹槽内。位线电极至少覆盖所述导电材料层。本发明的位线电极与有源区之间的接触处两侧设置孔洞,孔洞具有较低的介电常数,可以减少位线接触结构间的寄生电容,从而减轻信号延迟失效现象,提升动态随机存储器的性能。
9
CN112420689A
集成电路
Substantial Examination
Publication/Patent Number: CN112420689A Publication Date: 2021-02-26 Application Number: 201911376500.4 Filing Date: 2019-12-27 Inventor: 陈其懋   王郁仁   陈传鑫   林仁兴   陈望矜   Assignee: 智原科技股份有限公司   IPC: H01L27/02 Abstract: 本发明公开一种集成电路,包含平行第一轴向的第一电力轨线与第二电力轨线;第一电连接元件,具有第一连接部与第二连接部,第二连接部耦接第一电力轨线;第二电连接元件,具有第三连接部与第四连接部,其中第四连接部耦接第二电力轨线,第二连接部与第四连接部在第二轴向上重叠;第一电力导线与第二电力导线,其中第二连接部与第四连接部位于第一电力导线与第二电力导线之间,第一电力导线及第二电力导线分别耦接第一连接部及第三连接部,第一电力导线与第二电力导线分别经由第一电连接元件与第二电连接元件供电至第一电力轨线与第二电力轨线。
10
CN110265534B
一种半导体结构
Grant
Publication/Patent Number: CN110265534B Publication Date: 2021-02-05 Application Number: 201910535189.7 Filing Date: 2019-06-20 Inventor: 吴永军   刘亚柱   唐军   齐胜利   Assignee: 合肥彩虹蓝光科技有限公司   IPC: H01L33/62 Abstract: 本发明提出一种半导体结构,包括:基板;多个半导体层,设置在所述基板上;多个导电引线,位于所述多个半导体层上,所述导电引线与所述半导体层形成一夹角,所述夹角在85°‑115°。本发明提出的半导体结构能够提高半导体的发光效率,本发明还提出一种半导体结构的制造方法。
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CN111933579B
半导体结构的制造方法
Grant
Publication/Patent Number: CN111933579B Publication Date: 2021-01-29 Application Number: 202011019302.5 Filing Date: 2020-09-25 Inventor: 祝进专   李庆民   林滔天   王梦慧   Assignee: 南京晶驱集成电路有限公司   IPC: H01L21/768 Abstract: 本发明提供一种半导体结构的制造方法,包括提供一衬底;在所述衬底上形成至少一层互连层,每个所述互连层均包括导电层以及层间介质层,所述导电层中具有导电层开口,所述层间介质层填充所述导电层开口;至少在其中一层互连层中,所述导电层开口的顶部的宽度小于所述导电层开口的底部的宽度,并且填充在所述导电层开口中的所述层间介质层中形成有空气泡。由于空气据有较低的介电常数,在层间介质层中加入空气泡可以降低其介电常数,改善电阻电容延迟现象。此外,本发明无需增加光罩,工艺简单,成本低。
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CN111540735B
一种提升芯片硬宏供电能力的方法
Grant
Publication/Patent Number: CN111540735B Publication Date: 2021-03-19 Application Number: 202010387501.5 Filing Date: 2020-05-09 Inventor: 赵少峰   Assignee: 安徽省东科半导体有限公司   IPC: H01L27/02 Abstract: 本发明公开了一种提升芯片硬宏供电能力的方法,所述方法包括:确定芯片的硬宏hard macro中的供电引脚PG PIN所在金属层上,走线轨道track的金属线覆盖率;当所述金属线覆盖率小于预设覆盖率时,根据所述供电引脚所在金属层的走线轨道的间距对供电引脚所在金属层进行单元划分,得到多个重复的待加密单元;每个待加密单元具有至少一条被金属覆盖的走线轨道和至少两条未被被金属覆盖的空置走线轨道;在不超过第一预设铺设比例条件下,在所述待加密单元中选择至少一条空置走线轨道进行金属线加密布线,每个所述待加密单元中加密布线的金属线位置相同;在所述加密布线的金属线与芯片电源网络之间通过叠层孔stack via进行连通。
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US2021074852A1
SEMICONDUCTOR DEVICE
Publication/Patent Number: US2021074852A1 Publication Date: 2021-03-11 Application Number: 16/952,446 Filing Date: 2020-11-19 Inventor: Ikeura, Shogo   Nonaka, Yusuke   Yanagi, Shinichirou   Assignee: DENSO CORPORATION   IPC: H01L29/78 Abstract: A semiconductor device includes a semiconductor substrate, a body layer, a source region, a drift layer, a drain region, a gate insulating film, and a gate electrode. The semiconductor substrate has an active layer. An element region is included in the active layer and partitioned by a trench isolation portion. The body layer is disposed at a surface layer portion of the active layer. The source region is disposed at a surface layer portion of the body layer. The drift layer is disposed at the surface layer portion of the active layer. The drain region is disposed at a surface layer portion of the drift layer. The gate insulating film is disposed on a surface of the body layer. The gate electrode is disposed on the gate insulating film. One of the source region and the drain region being a high potential region is surrounded by the other one being a low potential region.
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CN111344835B
混合晶圆键合方法及其结构
Grant
Publication/Patent Number: CN111344835B Publication Date: 2021-03-12 Application Number: 202080000382.1 Filing Date: 2020-02-17 Inventor: 严孟   Assignee: 长江存储科技有限责任公司   IPC: H01L21/18 Abstract: 一种混合晶圆键合方法,包括:提供第一半导体结构以及提供第二半导体结构。第一半导体结构包括:第一衬底、第一电介质和第一通孔结构。第一通孔结构包括:第一接触通孔和在第一接触通孔中掺杂的第一金属杂质。第二半导体结构包括:第二衬底、第二电介质层和第二通孔结构。第二通孔结构包括:第二接触通孔和在第二接触通孔中掺杂的第二金属杂质。方法还包括:使第一半导体结构与第二半导体结构键合,以及通过合金化工艺来形成自阻隔层。自阻隔层是由与第一金属杂质和第二金属杂质相对应的多组分氧化物形成的。
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US2021035976A1
SEMICONDUCTOR DEVICE
Publication/Patent Number: US2021035976A1 Publication Date: 2021-02-04 Application Number: 16/919,300 Filing Date: 2020-07-02 Inventor: Gwon, Yeong Han   Jeong, Soo Yeon   Bae, Geum Jong   Bae, Dong Il   Assignee: SAMSUNG ELECTRONICS CO., LTD.   IPC: H01L27/092 Abstract: A semiconductor device includes a substrate, a first lower pattern and a second lower pattern on the substrate and arranged in a line in a first direction, a first active pattern stack disposed on and spaced apart from the first lower pattern, a second active pattern stack disposed on and spaced apart from the first lower pattern, a fin-cut gate structure disposed on the first lower pattern and overlapping a portion of the first lower pattern, a first gate structure surrounding the first active pattern stack and extending in a second direction crossing the first direction, a second gate structure surrounding the second active pattern stack and extending in the second direction, and a device isolation layer between the first gate structure and the second gate structure and separating the first lower pattern and the second lower pattern.
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CN109087906B
电连接装置
Grant
Publication/Patent Number: CN109087906B Publication Date: 2021-01-15 Application Number: 201710441934.2 Filing Date: 2017-06-13 Inventor: 王志铭   王礼赐   唐天浩   Assignee: 联华电子股份有限公司   IPC: H01L23/62 Abstract: 本发明公开一种电连接装置,其包含一金属内连线结构、一第一垂直单元以及一第二垂直单元。金属内连线结构包含多个水平单元。第一垂直单元物理性连接各水平单元的一上表面。第二垂直单元物理性连接各水平单元的一下表面,且第一垂直单元与第二垂直单元错位。本发明又提供一种电连接装置,其特征在于包含一第一垂直单元以及一第二垂直单元。第一垂直单元物理性连接一水平单元的一上表面。第二垂直单元物理性连接水平单元的一下表面,且第一垂直单元与第二垂直单元错位,施加电压时在第二垂直单元烧断之前第一垂直单元或水平单元先烧断。
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CN112670280A
一种电源线结构、功率芯片及供电模块
Public
Publication/Patent Number: CN112670280A Publication Date: 2021-04-16 Application Number: 201910985348.3 Filing Date: 2019-10-16 Inventor: 谢育桦   何林飞   聂玉庆   Assignee: 珠海零边界集成电路有限公司   珠海格力电器股份有限公司   IPC: H01L27/02 Abstract: 本发明提供了一种电源线结构、功率芯片及供电模块,涉及集成电路领域。包括输入线和输出线,输入线靠近输出线的一端设有第一连接部,输出线靠近输入线的一端设有第二连接部;第一连接部包括依次连接的多个第一子段,每一第一子段在第二方向上的平均宽度,沿第一方向依次减小;第二连接部包括依次连接的多个第二子段,每一第二子段在第二方向上的平均宽度,沿第一方向依次增大。本发明提供的电源线结构在工作时,通过将第一连接部设置为整体宽度逐渐减小,将第二连接部设置为整体宽度逐渐增大,使本发明提供的电源线结构,具有更好的电迁移特性和更均匀的电流下降和上升梯度,最终使得电源线结构具有更佳的电流承载能力。
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CN112447588A
集成电路装置
Public
Publication/Patent Number: CN112447588A Publication Date: 2021-03-05 Application Number: 202010320780.3 Filing Date: 2020-04-22 Inventor: 朴俓旭   姜玧求   柳原锡   李多仁   Assignee: 三星电子株式会社   IPC: H01L21/768 Abstract: 提供了一种集成电路装置。所述集成电路装置包括:导线,形成在基底上;绝缘间隔件,覆盖导线的侧壁并平行于导线延伸;以及导电插塞,与导线间隔开,且绝缘间隔件位于导线与导电插塞之间。绝缘间隔件包括:绝缘衬里,接触导线;外部间隔件,接触导电插塞;以及阻挡层,位于绝缘衬里与外部间隔件之间,以防止氧原子扩散到外部间隔件中。
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CN112447662A
芯片、多晶粒芯片及晶圆片
Substantial Examination
Publication/Patent Number: CN112447662A Publication Date: 2021-03-05 Application Number: 202010924556.5 Filing Date: 2020-09-05 Inventor: 不公告发明人   Assignee: 帕特福斯有限责任公司   IPC: H01L23/52 Abstract: 本申请提供了一种芯片、多晶粒芯片和晶圆片,所述多晶粒芯片为从一个晶圆片中分离出来具有不同尺寸的多个多晶粒芯片之一,只通过一个光刻掩模组制造。所述多晶粒芯片包括:多个单晶粒,所述单晶粒的边缘设有金属阻隔层;单个导电连接层,用于穿设在各个所述单晶粒之间的区域,并用作分界线;以及基板,其中设有设置在各个所述单晶粒的边缘的金属阻隔层下,并横跨所述金属阻隔层的基板连接,通过低电阻、高掺杂的基板连接以实现各个所述单晶粒之间的导电连接。
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CN110120366B
半导体器件及其形成方法
Grant
Publication/Patent Number: CN110120366B Publication Date: 2021-03-09 Application Number: 201810117810.3 Filing Date: 2018-02-06 Inventor: 杨青   Assignee: 中芯国际集成电路制造(上海)有限公司   中芯国际集成电路制造(北京)有限公司   IPC: H01L21/768 Abstract: 一种半导体器件及其形成方法,方法包括:在第二槽区中获取若干分立的接触孔区;根据接触孔区的位置,获取位于第二槽区中的第二槽修正区,第二槽修正区的宽度小于第二槽区的宽度;在介质层第二槽修正区和第一槽区上分别形成牺牲层;在介质层上形成第一侧墙和第二侧墙;在第二侧墙暴露出的第二槽区上形成阻挡层,且阻挡层的边缘至相邻的第一槽区上牺牲层边缘的距离等于第一侧墙和第二侧墙之间的最小距离;之后去除牺牲层;之后以阻挡层、第一侧墙和第二侧墙为掩膜刻蚀介质层,在第一侧墙两侧的介质层中形成第一凹槽,在介质层第二槽修正区中形成第二凹槽。提高了半导体器件的性能。
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