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Inventor Inventor Assignee Assignee IPC IPC
1 US2020066708A1
ESD PROTECTION DEVICE FOR A MEMS ELEMENT
Publication/Patent Number: US2020066708A1 Publication Date: 2020-02-27 Application Number: 16/549,379 Filing Date: 2019-08-23 Inventor: Wolf, Robert   Finn, Andreas   Maier, Daniel   Assignee: Robert Bosch GmbH   IPC: H01L27/02 Abstract: An ESD protective device for a MEMS element is described as having at least one first line; at least one n-region connected to the first line; at least one insulating region connected to the n-region; at least one p-region connected to the insulating region; at least one second line connected to the p-region; the n-region, the insulating region, and the p-region being situated on a substrate.
2 EP2442359B1
Area-efficient high voltage bipolar ESD protection device
Publication/Patent Number: EP2442359B1 Publication Date: 2020-01-08 Application Number: 11185418.8 Filing Date: 2011-10-17 Inventor: Gendron, Amaury   Gill, Chai Ean   Kushner, Vadim A.   Zhan, Rouying   Assignee: NXP USA, Inc.   IPC: H01L27/02
3 CN106257668B
半导体器件
Valid
Title (English): [计] semiconductor device
Publication/Patent Number: CN106257668B Publication Date: 2020-01-17 Application Number: 201610429034.1 Filing Date: 2016-06-16 Inventor: 铃木辉夫   Assignee: 株式会社索思未来   IPC: H01L27/02 Abstract: 一种半导体器件,包括;第一域,包括第一高电源线、第一低电源线以及第一电源钳位电路;第二域,包括第二高电源线、第二低电源线以及第二电源钳位电路;第三电源钳位电路,设置在所述第二高电源线与所述第一低电源线之间;第一中继电路,接收来自所述第一域的信号,并将所述信号输出至所述第二域;以及第二中继电路,接收来自所述第二域的信号,并将所述信号输出至所述第一域;其中所述第一中继电路和所述第二中继电路具有连接至所述第二高电源线和所述第一低电源线的电路部。
4 CN106158849B
用于射频通信系统的静电放电保护电路
Publication/Patent Number: CN106158849B Publication Date: 2020-04-14 Application Number: 201610319631.9 Filing Date: 2016-05-13 Inventor: S·帕萨萨拉希   J·a·塞尔瑟多   R·卡里略-拉姆利兹   Assignee: 美国亚德诺半导体公司   IPC: H01L27/02 Abstract: 本公开涉及用于射频通信系统的静电放电保护电路。提供了用于射频电路的静电放电(ESD)保护的装置和方法。在一些配置中,ESD保护电路包括串联地电连接在射频信号引脚与射频地引脚之间的两对以上场效应晶体管(FET)。两对以上FET中的每一对均包括用于提供应对负极性ESD事件的保护的负ESD保护FET以及用于提供应对正极性ESD事件的保护的正ESD保护FET。负ESD保护FET的源极和栅极彼此电连接,并且所述正ESD保护FET的源极和栅极彼此电连接。另外地,负ESD保护FET和正ESD保护FET的漏极彼此电连接。ESD保护电路展现出相对低的电容和平坦的电容对电源特性。
5 CN110739302A
电源静电防护电路、电源模块和半导体器件
Under Examination
Title (English): Electrostatic protection circuits for power supply, power modules and semiconductor devices
Publication/Patent Number: CN110739302A Publication Date: 2020-01-31 Application Number: 201911030881.0 Filing Date: 2019-10-28 Inventor: 李志国   Assignee: 长江存储科技有限责任公司   IPC: H01L27/02 Abstract: 本发明涉及一种电源静电防护电路、电源模块和半导体器件。电源静电防护电路适于具有外部电源端和内部电源端的电源模块,所述外部电源端连接所述内部电源端,所述电源静电防护电路包括:第一晶体管,包括第一端、第二端和控制端,所述第一晶体管的第一端适于连接所述内部电源端,所述第一晶体管的第二端适于连接参考节点;电容,适于连接在所述外部电源端和所述第一晶体管的控制端之间;以及第一电阻,适于连接在所述内部电源端和所述第一晶体管的控制端之间。
6 CN110060997B
一种静电放电保护结构及其制作方法
Publication/Patent Number: CN110060997B Publication Date: 2020-04-17 Application Number: 201910299688.0 Filing Date: 2019-04-15 Inventor: 李志国   Assignee: 长江存储科技有限责任公司   IPC: H01L27/02 Abstract: 本发明提供一种静电放电保护结构及其制作方法,该静电放电保护结构包括至少两个放电元件区域及至少两个衬底接触部,其中,各个放电元件区域之间并联连接,且每个放电元件区域中设有多个并联连接的NMOS晶体管,各个衬底接触部分别环绕各个放电元件区域四周。本发明的静电放电保护结构采用多个区块(block)的设计方案,每个独立的区块面积较小,因此区块中各个NMOS晶体管的衬底电阻差距较小,可以实现均匀导通放电。将放电能力较低的多个小区块并联,可以实现较高的静电放电保护能力。
7 CN107622999B
静电放电保护电路
Valid
Publication/Patent Number: CN107622999B Publication Date: 2020-06-02 Application Number: 201610561689.4 Filing Date: 2016-07-15 Inventor: 甘正浩   邵芳   Assignee: 中芯国际集成电路制造(上海)有限公司   中芯国际集成电路制造(北京)有限公司   IPC: H01L27/02 Abstract: 本发明公开了一种静电放电保护电路,所述静电放电保护电路连接在一第一晶圆和一第二晶圆之间,所述第一晶圆包含有硅通孔,所述第二晶圆包含内部芯片电路,包括:阻变存储器、防静电元件以及开关控制单元。本发明通过开关控制单元、防静电元件以及阻变存储器组成的静电放电保护电路能够很好的实现静电放电过程,保护集成电路;而且,在静电放电完成后,通过开关控制单元控制阻变存储器处于高阻态,能够完全将静电放电保护电路与集成电路断开,彻底消除静电放电保护电路的寄生效应,以提高静电保护能力。
8 CN111370400A
静电放电防护装置与具有电容的整合被动组件
Under Examination
Publication/Patent Number: CN111370400A Publication Date: 2020-07-03 Application Number: 201910159382.5 Filing Date: 2019-03-04 Inventor: 钟育华   王泰瑞   冯捷威   Assignee: 财团法人工业技术研究院   IPC: H01L27/02 Abstract: 本发明公开一种静电放电防护装置与具有电容的整合被动组件。所述静电放电防护装置包括配置在封装的重布线层结构中的晶体管、阻抗以及电容。晶体管的第一端与第二端分别耦接至重布线层结构的第一电力轨线与第二电力轨线。阻抗的第一端耦接至第一电力轨线。阻抗的第二端耦接至晶体管的控制端。电容的第一端耦接至阻抗的第二端。电容的第二端耦接至第二电力轨线。
9 CN210429811U
一种多芯测试电路结构
Valid
Publication/Patent Number: CN210429811U Publication Date: 2020-04-28 Application Number: 201921565479.8 Filing Date: 2019-09-20 Inventor: 栗巍   王业文   徐仲亮   熊晓亮   Assignee: 矽电半导体设备(深圳)股份有限公司   IPC: H01L27/02 Abstract: 本实用新型公开了一种多芯测试电路结构。所述多芯测试电路结构,用于半导体芯粒/LED芯粒的多芯测试,所述多芯测试电路结构包括测试部和导通电路部;所述导通电路部包括第一共极端和第二共极端,所述第一共极端和第二共极端分别与测试部电连接;所述第一共极端连接有多个相互并联的第一电连接端;所述第二共极端连接有多个相互并联的第二电连接端,每个第二电连接端均设置有对应的第二常开型开关用于控制与第二共极端导通;第一电连接端导通,同时导通对应一个第二电连接端的第二常开型开关;所述多芯测试电路结构既能够用于LED芯粒的多芯测试也能够用于半导体芯粒的多芯测试。
10 US202051970A1
ELECTROSTATIC DISCHARGE PROTECTION APPARATUS HAVING AT LEAST ON JUNCTION AND METHOD FOR OPERATING THE SAME
Publication/Patent Number: US202051970A1 Publication Date: 2020-02-13 Application Number: 20/181,605 Filing Date: 2018-08-08 Inventor: Wang, Shih-yu   Lee, Ming-yin   Assignee: Macronix International Co., Ltd.   IPC: H01L27/02 Abstract: An ESD protection apparatus includes a semiconductor substrate, a first well, a second well, a first doping region, a second doping region, a third doping region, a fourth doping region and at least one junction formed by different conductivities. The first well and the second well respectively having a first conductivity and a second conductivity are disposed in the semiconductor substrate. The first doping region having the first conductivity is disposed in the first well. The second doping region having the second conductivity is disposed in the first well. The third doping region and the fourth doping region respectively having the first conductivity and the second conductivity are disposed in the second well. The at least one junction is formed by the first doping region and the second doping region, or formed by the third doping region and the fourth doping region.
11 US202050728A1
INTEGRATED CIRCUITS INCLUDING STANDARD CELLS AND METHODS OF MANUFACTURING THE INTEGRATED CIRCUITS
Publication/Patent Number: US202050728A1 Publication Date: 2020-02-13 Application Number: 20/191,637 Filing Date: 2019-04-09 Inventor: Kim, Jin-tae   Lee, Seung-young   Song, Tae-joong   Cho, Sung-we   Lim, Jin-young   Assignee: Samsung Electronics Co., Ltd.   IPC: H01L27/02 Abstract: An integrated circuit may include a first standard cell including first and second active regions extending in a first horizontal direction and a first gate line extending in a second horizontal direction orthogonal to the first horizontal direction; and a second standard cell including third and fourth active regions extending in the first horizontal direction and a second gate line aligned in parallel to the first gate in the second horizontal direction and being adjacent to the first standard cell. A distance between the second active region of the first standard cell and the third active region of the second standard cell may be greater than a distance between the first and second active regions of the first standard cell, and may be greater than a distance between the third and fourth active regions of the second standard cell.
12 CN107452729B
静电放电ESD保护器件和半导体装置
Publication/Patent Number: CN107452729B Publication Date: 2020-09-15 Application Number: 201610379423.8 Filing Date: 2016-06-01 Inventor: 李勇   Assignee: 中芯国际集成电路制造(上海)有限公司   中芯国际集成电路制造(北京)有限公司   IPC: H01L27/02 Abstract: 本发明公开了一种ESD保护器件和半导体装置,涉及半导体技术领域。ESD保护器件包括:衬底结构,包括衬底和在衬底上的第一和第二鳍片,衬底结构包括横向相邻并具有不同导电类型的第一和第二掺杂区,第一掺杂区包括衬底的第一部分和其上的第一鳍片的第一区域,第二掺杂区包括衬底的第二部分及其上的第一鳍片的第二区域和其上的第二鳍片;第一栅极结构,包括:在第一区域的表面的一部分和第二区域的表面的至少一部分上的界面层,用于栅极的间隔物,在界面层和间隔物的内侧壁上的高K电介质层,在第一区域上的高K电介质层上的第一功函数调节层,在第一功函数调节层和第二区域上的高K电介质层上的第二功函数调节层及其上的栅极;第一和第二高掺杂区。
13 CN110993600A
ESD防护结构、制备方法及显示装置
Publication/Patent Number: CN110993600A Publication Date: 2020-04-10 Application Number: 201911298835.9 Filing Date: 2019-12-16 Inventor: 李松举   宋晶尧   付东   Assignee: 广东聚华印刷显示技术有限公司   IPC: H01L27/02 Abstract: 本发明公开了一种ESD防护结构、制备方法及显示装置。本发明通过将ESD防护结构与待保护线路及显示器外围电路连接,其中,ESD防护结构的衬底、第一半导体层、栅极绝缘层及导电栅极层依次层叠设置;第一半导体层包括源漏极区域及沟道区域;中间介电层设置于导电栅极层远离栅极绝缘层的一侧;第二半导体层依次穿过中间介电层及栅极绝缘层与源漏极区域连接,形成第一二极管及第二二极管;第一半导体层、栅极绝缘层、导电栅极层形成第一晶体管和第二晶体管,较现有技术中四个晶体管的ESD防护结构体积要小,并且可以起到静电放电防护的作用,更利于窄边框显示器的设计。
14 CN111312706A
开关器件以及制造这样的器件的方法
Under Examination
Publication/Patent Number: CN111312706A Publication Date: 2020-06-19 Application Number: 201911255813.4 Filing Date: 2019-12-10 Inventor: A·阿诺   Assignee: 意法半导体(图尔)公司   IPC: H01L27/02 Abstract: 提供了开关器件以及制造这样的器件的方法。本公开涉及一种开关器件,其包括第一磷掺杂硅层,第一磷掺杂硅层在第二砷掺杂硅层的顶部上并且与第二砷掺杂硅层接触。本公开还涉及一种制作开关器件的方法,其包括在砷掺杂硅层中形成磷掺杂硅层。
15 CN111295753A
减少静电放电电路中的噪声影响
Public
Publication/Patent Number: CN111295753A Publication Date: 2020-06-16 Application Number: 201880070132.8 Filing Date: 2018-12-21 Inventor: B·l·埃米   S·e·冈萨雷斯迪亚斯   Assignee: 德州仪器公司   IPC: H01L27/02 Abstract: 一种直接功率注入DPI电路(100)在耦合到静电放电ESD电路时减少所述ESD电路中的噪声影响。所述DPI电路(100)包含:NMOS晶体管(MN1),其耦合于输出节点(104)与下部轨(GND)之间;及电荷泵(C1、D1、D2),其耦合于输入节点(102)与所述NMOS晶体管(MN1)的栅极之间。电阻器(R1)耦合于所述NMOS晶体管(MN1)的所述栅极与所述下部轨(GND)之间。
16 CN109411468B
可控硅静电保护器件
Valid
Publication/Patent Number: CN109411468B Publication Date: 2020-06-30 Application Number: 201811253429.6 Filing Date: 2018-10-25 Inventor: 吴铭   陈卓俊   曾云   彭伟   吴志强   Assignee: 湖南大学   IPC: H01L27/02 Abstract: 本发明提供一种可控硅静电保护器件,包括衬底、埋氧层、N阱以及P阱,在N阱内设有第一P+注入区、第一多晶硅栅、第二P+注入区以及第四N+注入区,在P阱内设有第一N+注入区、第二多晶硅栅、第二N+注入区以及第四P+注入区,第三P+注入区与第三N+注入区跨接在N阱与P阱之间的交界处,第一P+注入区与阳极相连,第一N+注入区与阴极相连,第一P+注入区、第一多晶硅栅、第二P+注入区与N阱构成PMOS管,第一N+注入区、第二多晶硅栅、第二N+注入区与P阱构成NMOS管。本发明具有低触发电压、高维持电压、结构简单、易于集成以及鲁棒性高等优点,适用于器件以及电路的静电保护。
17 CN108054166B
一种多开态MOS辅助触发SCR的高压ESD保护器件
Valid
Publication/Patent Number: CN108054166B Publication Date: 2020-06-09 Application Number: 201711353399.1 Filing Date: 2017-12-15 Inventor: 梁海莲   彭宏伟   顾晓峰   Assignee: 江南大学   IPC: H01L27/02 Abstract: 一种多开态MOS辅助触发SCR的高压ESD保护方案,可用于片上高压IC的ESD防护。以一种三开态PMOS和NMOS辅助触发SCR的高压ESD保护器件为实施例:主要由P衬底、第一N阱、第一P阱、第一N+注入区、第一P+注入区、第二N+注入区、第二P+注入区、第三N+注入区、第四N+注入区、第三P+注入区、第四P+注入区、第五N+注入区、第六N+注入区、第五P+注入区、第六P+注入区、第七N+注入区、第八N+注入区、第七P+注入区、第八P+注入区、多个嵌入的N阱、P阱和多晶硅栅构成。因嵌入SCR结构中的开态PMOS和NMOS管数目可调,一方面可形成多开态MOS辅助触发SCR的ESD电流泄放路径,另一方面还可实现高压ESD保护器件的触发电压可调性,强电压钳制能力和ESD鲁棒性。
18 CN110660790A
具有静电放电保护的电子电路
Under Examination
Title (English): Electronic circuit with electrostatic discharge protection
Publication/Patent Number: CN110660790A Publication Date: 2020-01-07 Application Number: 201910575517.6 Filing Date: 2019-06-28 Inventor: T·贝德卡尔拉茨   L·德孔蒂   P·加利   Assignee: 意法半导体有限公司   IPC: H01L27/02 Abstract: 一种半导体衬底包括具有上表面的掺杂区。掺杂区可以包括二极管的传导端子(诸如阴极)或晶体管的传导端子(诸如漏极)。在掺杂区处提供硅化物层。该硅化物层具有仅部分覆盖掺杂区的上表面的区域的区域。部分区域覆盖有助于调制集成电路器件的阈值电压和/或漏电流。
19 CN107346769B
静电放电保护装置
Valid
Title (English): Electrostatic discharge protection device
Publication/Patent Number: CN107346769B Publication Date: 2020-03-10 Application Number: 201610289340.X Filing Date: 2016-05-04 Inventor: 李传胜   高秉佑   Assignee: 扬智科技股份有限公司   IPC: H01L27/02 Abstract: 一种静电放电保护装置,包括静电放电保护单元以及控制电路。当信号输入端所接收到信号的电压位准达到静电保护电位时,静电放电保护单元将静电信号从信号输入端传递至系统电压端。控制电路用以藉由静电放电保护单元控制信号输入端以及系统电压端之间的导通状态。控制电路依据信号输入端所接收到的信号的电压位准及系统电压端的系统电压位准产生控制电压以控制静电放电保护单元,并且使静电放电保护单元在信号输入端所接收的信号的电压位准未达到静电保护电位时不传递信号至系统电压端。
20 CN106684081B
过电压保护设备和与过电压保护设备组合的电流隔离器
Valid
Title (English): Over-voltage protection equipment and current isolators combined with over-voltage protection equipment
Publication/Patent Number: CN106684081B Publication Date: 2020-03-24 Application Number: 201611039310.X Filing Date: 2016-11-10 Inventor: E·j·考尼   Assignee: 亚德诺半导体集团   IPC: H01L27/02 Abstract: 本公开涉及过电压保护设备和与过电压保护设备组合的电流隔离器。如果元件暴露在过高的电压下,可能会损坏元件。本文公开了一种设备,其可以与可以暴露于高电压的组件和节点串联放置。如果电压变得过高,则设备可以自主地切换到相对高阻抗状态,从而保护其他组件。