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1 CN106847878B
耐压终端环结构与功率器件
Valid
Title (English): Voltage End Ring Structure and Power Devices
Publication/Patent Number: CN106847878B Publication Date: 2020-02-21 Application Number: 201611256022.X Filing Date: 2016-12-29 Inventor: 义夫   华国安   Assignee: 丽晶美能(北京)电子技术有限公司   IPC: H01L29/06 Abstract: 本申请提供了一种耐压终端环结构与功率器件。该耐压终端环结构包括衬底、多个场环、多个场板、介质膜与至少一个附加离子注入区,多个场环间隔设置在衬底内且靠近第二表面设置,各场环的导电类型与衬底的导电类型相反,多个场环中包括至少一个耐压环和两个等位环两个等位环沿远离耐压环的方向依次设置;场板与场环一一对应地设置,各耐压环对应的平行段向靠近第三表面的方向延伸,各等位环对应的平行段向远离第三表面的方向延伸;介质膜设置在第二部分表面以及部分第一部分表面上;至少一个附加离子注入区设置在相邻的耐压环和等位环之间的衬底中,附加离子注入区的导电类型与衬底的导电类型相反。包括该结构的功率器件的反向击穿电压较稳定。
2 CN210040203U
超结器件结构
Valid
Title (English): Structure of Super-junction Device
Publication/Patent Number: CN210040203U Publication Date: 2020-02-07 Application Number: 201920645462.7 Filing Date: 2019-04-30 Inventor: 柴展   罗杰馨   薛忠营   徐大朋   Assignee: 上海功成半导体科技有限公司   IPC: H01L29/06 Abstract: 本实用新型提供了一种超结器件结构,包括:第一导电类型的半导体衬底;第一导电类型的外延层,形成于半导体衬底上;第二导电类型的多个柱结构,形成于外延层中,且沿外延层的厚度方向延伸;多个柱结构在外延层中沿平行于半导体衬底表面的方向排列;多个第二导电类型的耐压增强区,位于外延层中;耐压增强区位于相邻的两个柱结构之间的外延层底部,且多个耐压增强区在平行于外延层表面的方向上间隔排列。本实用新型通过在柱结构之间的外延层底部形成耐压增强区,优化纵向电场分布,提高超结器件耐压特性;且通过设置间隔排列的耐压增强区,确保了超结器件具有较低的导通电阻。
3 US2020044021A1
DEVICE ISOLATION
Publication/Patent Number: US2020044021A1 Publication Date: 2020-02-06 Application Number: 16/055,451 Filing Date: 2018-08-06 Inventor: Secareanu, Radu Mircea   Assignee: NXP USA, Inc.   IPC: H01L29/06 Abstract: A device fabricated on a wafer is disclosed. The device includes a first block of the wafer and a second block of the wafer isolated from the first block using a first deep trench isolation (DTI). The device further includes a third block of the wafer isolated from the second block using a second DTI. The second block includes a first vertical section coupled to a first ground, a second vertical section, a third vertical section coupled to a second ground. The second vertical section is doped lightly compared to the first vertical section and the second vertical section.
4 US2020020763A1
NARROW GAP DEVICE WITH PARALLEL RELEASING STRUCTURE
Publication/Patent Number: US2020020763A1 Publication Date: 2020-01-16 Application Number: 16/583,133 Filing Date: 2019-09-25 Inventor: Chang, Kuei-sung   Lee, Te-hao   Assignee: Taiwan Semiconductor Manufacturing Co., Ltd.   IPC: H01L29/06 Abstract: The present disclosure, in some embodiments, relates to a method of semiconductor processing. The method may be performed by etching a substrate to define a trench within the substrate. A sacrificial material is formed within the trench. The sacrificial material has an exposed upper surface. A plurality of discontinuous openings are formed to expose separate segments of a sidewall of the sacrificial material. The plurality of discontinuous openings are separated by non-zero distances along a length of the trench. An etching process is performed to simultaneously etch the exposed upper surface and the sidewall of the sacrificial material.
5 CN106531781B
半导体器件的终端结构
Valid
Title (English): Terminal structure of semiconductor devices
Publication/Patent Number: CN106531781B Publication Date: 2020-02-07 Application Number: 201611006305.9 Filing Date: 2016-11-15 Inventor: 李杰   魏国栋   Assignee: 深圳深爱半导体股份有限公司   IPC: H01L29/06 Abstract: 本发明涉及一种半导体器件的终端结构,包括第一导电类型的衬底和所述衬底上第二导电类型的分压环和截止环,所述第一导电类型和第二导电类型为相反的导电类型;所述分压环的数量为4个,相邻的分压环之间间隔为10微米~12微米,且离器件的有源区最近的一个分压环距有源区和终端的分界处的主结的距离为6微米~10微米,最外侧的一个分压环距所述截止环30微米~40微米,各所述分压环的掺杂浓度为5E16~1E17/cm。本发明的4个分压环区采用低掺杂,低掺杂使PN结的耗尽层在终端区域扩展更宽,因此可以通过4个分压环设置很短的间距就能够降低表面电场(RESURF)来提高器件的漏源击穿电压,从而能够缩小芯片的终端尺寸。
6 CN106684120B
一种可提高耐压的局部非平衡超结结构
Valid
Publication/Patent Number: CN106684120B Publication Date: 2020-07-10 Application Number: 201710138159.3 Filing Date: 2017-03-09 Inventor: 王晓鲲   杜少杰   陈延湖   Assignee: 山东大学   IPC: H01L29/06 Abstract: 本发明涉及一种可提高耐压的局部非平衡超结结构,属于功率半导体器件技术领域,该超结结构包括若干P型柱区和若干N型外延区,所述P型柱区和所述N型外延区交替分布;所述P型柱区和所述N型外延区的一端面与P型掺杂的阳极相连,所述P型柱区和所述N型外延区的另一端面与N型掺杂的阴极相连,所述P型柱区和所述M型外延区均分为两个部分区域;靠近P型掺杂的阳极的P型柱区的一半部分掺杂浓度高于P型柱区的另一半部分,靠近N型掺杂的阴极的N型外延区的一半部分掺杂浓度高于N型外延区的另一半部分。本发明的有益效果为可以增大超结的耐压性能。
7 CN210984729U
半导体器件及其结边缘区
Valid
Publication/Patent Number: CN210984729U Publication Date: 2020-07-10 Application Number: 201922343333.5 Filing Date: 2019-12-24 Inventor: 杜文芳   Assignee: 南京芯舟科技有限公司   IPC: H01L29/06 Abstract: 本申请是一种半导体器件及其结边缘区,结边缘区包括同导体类型叠层结构的半导体衬底及其上方的外延层,结边缘区包括一个以上的环单元,其包括在外延层上设置的多数个槽,邻接槽底的第一浮空区,及半导体衬底与外延层之间的第二浮空区。每一个槽内部设置双层的屏蔽多晶硅与栅极多晶硅,通过第一绝缘介质相互隔离,并与半导体衬底及浮空区相隔离。半导体衬底表面设置第二绝缘介质,其覆盖、邻接或邻近第一绝缘介质。第一、二金属层分别设置于结边缘区的上、下两端,第一金属层通过第二绝缘介质上的开口而接触所述栅极多晶硅。
8 CN111341835A
永磁电机专用大功率整流管芯片
Under Examination
Publication/Patent Number: CN111341835A Publication Date: 2020-06-26 Application Number: 202010190745.4 Filing Date: 2020-03-18 Inventor: 刘廷坤   陈连贵   江平   Assignee: 深圳市吉胜华力科技有限公司   IPC: H01L29/06 Abstract: 本发明提供了一种永磁电机专用大功率整流管芯片,芯片轴向采用阳极P+—基区N‑—阴极N+的薄片结构,阳极平面采用多圈等势环的平面耐压结构,芯片平面耐压区采用无机材料玻璃钝化保护,垂直终端边缘具有N+保护区,其N‑基区产生的正向压降约为传统工艺产品的四分之一;其常温、高温状态下反向重复峰值电流的数值,要低到近一个数量级;工作结温要提高20℃~30℃;有益效果在于:产品具有较低的正向峰值电压V,更高的反向重复峰值电压V,更小的反向重复峰值电流I,和能承受更高的耐温。
9 CN107507857B
自对准超结结构及其制备方法
Valid
Publication/Patent Number: CN107507857B Publication Date: 2020-06-19 Application Number: 201710678340.3 Filing Date: 2017-08-10 Inventor: 王代利   Assignee: 华润微电子(重庆)有限公司   IPC: H01L29/06 Abstract: 本发明提供一种自对准超结结构及其制备方法,包括如下步骤:1)提供一第一掺杂类型的衬底,并于第一掺杂类型的衬底的上表面形成第一掺杂类型的外延层;2)于第一掺杂类型的外延层的上表面形成第一本征外延层;3)于第一本征外延层内形成若干个平行间隔排布的沟槽;4)于沟槽相对两侧的第一本征外延层内分别形成第一掺杂类型区域及第二掺杂类型区域;5)于沟槽内形成第二本征外延层;6)将步骤5)得到的结构进行热退火处理。本发明的制备方法相较于现有技术,具有对沟槽线宽要求低、工艺规范宽、工艺兼容性好、产品参数稳定性高及制造成本低等优点。
10 EP3676874A1
PROTECTION OF LOW TEMPERATURE ISOLATION FILL
Publication/Patent Number: EP3676874A1 Publication Date: 2020-07-08 Application Number: 18850797.4 Filing Date: 2018-08-03 Inventor: Strane, Jay William   Sadana, Devendra   Belyansky, Michael   Guo, Dechao   Conti, Richard   Assignee: International Business Machines Corporation   IPC: H01L29/06
11 CN105321990B
半导体装置
Valid
Title (English): semiconductor device
Publication/Patent Number: CN105321990B Publication Date: 2020-01-07 Application Number: 201510185778.9 Filing Date: 2015-04-20 Inventor: 片仓英明   Assignee: 富士电机株式会社   IPC: H01L29/06 Abstract: 本发明提供在确保器件耐压的同时能够谋求小型化的半导体装置。半导体装置具备:第一导电型的沟道形成区(2);配置在沟道形成区的上部的一部分的第二导电型的第一主电极区(10);与第一主电极区分开配置在沟道形成区的上部,且供来自第一主电极区的载流子渡越的第二导电型的漂移区(3);配置在漂移区的上部的一部分,接受来自第一主电极区的载流子的第二导电型的第二主电极区(11);和与第二主电极区分开配置在漂移区的端部的浓度比漂移区高的第二导电型的截断区(4(4a、4b)),其中,截断区抑制沟道形成区和漂移区所构成的pn结界面的耗尽层(20a)的扩展。
12 CN110690267A
高压元件及其制造方法
Under Examination
Title (English): High-voltage components and their manufacturing methods
Publication/Patent Number: CN110690267A Publication Date: 2020-01-14 Application Number: 201810735887.7 Filing Date: 2018-07-06 Inventor: 黄宗义   Assignee: 立锜科技股份有限公司   IPC: H01L29/06 Abstract: 本发明提出一种高压元件及其制造方法。高压元件为N型元件,其包含:半导体层、阱区、浮接区、偏压区、本体区、本体极、栅极以及源极与漏极。其中,浮接区与偏压区具有P型导电型,且都形成于阱区的漂移区中,并接触于上表面;其中,偏压区用以电连接至预设偏压,且浮接区为电气浮接,分别用以提高崩溃防护电压与抑制寄生晶体管导通。
13 CN211238261U
一种改善晶片边缘涂胶均匀性的结构
Publication/Patent Number: CN211238261U Publication Date: 2020-08-11 Application Number: 201922072533.1 Filing Date: 2019-11-27 Inventor: 侯想   谢礼增   钟梦洁   刘杨   Assignee: 福建中晶科技有限公司   IPC: H01L29/06 Abstract: 本实用新型涉及晶片技术领域,且公开了一种改善晶片边缘涂胶均匀性的结构,包括R型、T型和光刻胶,R型与T型的边缘均与光刻胶的内边粘接。本实用新型解决了晶片在加工过程中会受到片盒或机械等工具的撞击,边缘应力集中容易破裂,晶片在后续元器件的制造过程中会有迅速加热或冷却的过程,这个过程中有非常许多热周期,在某些区域就会产生热应力,一旦热应力超过晶体的弹性强度,就会产生位错,而晶片的边缘正是热应力易于集中的区域,在晶片光阻液涂布过程中,表面张力会使光阻液在晶片边缘产生堆积现象;外延生长过程中锐角区域的生长速率会比平面高,使用未经倒角的晶片容易在边缘区域产生突起的问题。
14 CN211350653U
高换向三端双向交流开关
Valid
Publication/Patent Number: CN211350653U Publication Date: 2020-08-25 Application Number: 201922172224.1 Filing Date: 2019-12-06 Inventor: 张环   周继峰   朱迺茜   Assignee: 力特半导体(无锡)有限公司   IPC: H01L29/06 Abstract: 一种高换向三端双向交流开关,包括:由n型材料形成的中心层、由设置在中心层的顶部和底部表面上的p型材料形成的顶层和底层、在顶层上设置的栅电极和阴极、在底层上设置的阳极、以及被形成在顶层中的处于栅电极与阴极之间的槽。
15 CN107170794B
应用于TEM进行原位电化学反应测量的芯片
Valid
Title (English): Chip for tem in situ electrochemical reaction measurements
Publication/Patent Number: CN107170794B Publication Date: 2020-02-04 Application Number: 201610130211.6 Filing Date: 2016-03-08 Inventor: 张跃钢   侯远   Assignee: 中国科学院苏州纳米技术与纳米仿生研究所   IPC: H01L29/06 Abstract: 本发明公开了一种应用于TEM进行原位电化学反应测量的芯片,其包括基底以及设置于基底上端面的第一、第二电极,所述第一电极具有开口部,所述第二电极一端部具有一个以上贯穿所述第二电极的观测窗口,至少是所述第二电极的一端部设于所述开口部内,且所述第二、第一电极之间无直接接触。本发明的芯片的结构简单,易于制作,且其两个电极之间的距离可以精确控制,成品率高,性能稳定,同时其观测电极上具有多个窗口,窗口边缘均为观测点,观测点比较多,更容易寻找样品,而利用本发明的芯片工作时,只要将正、负极分别放置在第二电极的窗口处和第一电极上,在该两电极间滴加电解液后即可组成正常工作的电池或电容器,原位观测其化学反应,操作简单。
16 CN110767744A
超级结及其制造方法
Under Examination
Title (English): Superjunctions and their manufacturing methods
Publication/Patent Number: CN110767744A Publication Date: 2020-02-07 Application Number: 201911051619.4 Filing Date: 2019-10-31 Inventor: 李昊   陆怡   Assignee: 上海华虹宏力半导体制造有限公司   IPC: H01L29/06 Abstract: 本发明公开了一种超级结,包括:形成于第一导电类型的第一外延层中的沟槽,在沟槽中形成有第二导电类型的第二外延层,第二外延层未将沟槽完全填充并在沟槽中围成V型开口;在V型开口中填充有第一介质层和非掺杂半导体层,非掺杂半导体层位于第一介质层的顶部并将第一介质层封闭在内部;由填充于沟槽中的第二外延层组成第二导电类型柱,由沟槽之间的第一外延层组成第一导电类型柱,由第一和第二导电类型柱交替排列形成超级结。本发明还公开了一种超级结的制造方法。本发明能采用外延层加介质层填充沟槽的结构从而能提高器件的击穿电压以及击穿电压面内均匀性,同时还能避免沟槽内的介质层受到损伤以及由此带来的工艺不稳定以及器件失效的问题。
17 CN210040202U
超结器件终端结构
Valid
Title (English): Terminal structure of super junction device
Publication/Patent Number: CN210040202U Publication Date: 2020-02-07 Application Number: 201920615221.8 Filing Date: 2019-04-30 Inventor: 柴展   罗杰馨   薛忠营   徐大朋   Assignee: 上海功成半导体科技有限公司   IPC: H01L29/06 Abstract: 本实用新型提供了一种超结器件终端结构,包括:第一导电类型的半导体衬底;第一导电类型的外延层,位于半导体衬底上;第二导电类型的多个柱结构,位于外延层中,且沿外延层的厚度方向延伸;多个柱结构在外延层中沿平行于半导体衬底表面的方向排列为有间隔的阵列;多个第二导电类型的耐压增强区,位于外延层中;耐压增强区位于相邻的两个柱结构之间的外延层的下部,且多个耐压增强区在平行于外延层表面的方向上间隔排列。本实用新型通过在柱结构之间的外延层的下部形成耐压增强区,优化超结器件的纵向电场分布,在不增加柱结构深度的条件下,进一步提高超结器件终端结构的耐压特性。
18 CN110828539A
一种晶片封装结构
Public
Title (English): A wafer packaging structure
Publication/Patent Number: CN110828539A Publication Date: 2020-02-21 Application Number: 201810912905.4 Filing Date: 2018-08-10 Inventor: 卢战勇   张楠赓   Assignee: 北京嘉楠捷思信息技术有限公司   IPC: H01L29/06 Abstract: 本公开提供了一种晶片封装结构,包括:晶片,具有多个表面,所述多个表面中的至少一个表面形成有非平面结构。
19 CN111463262A
高压超结衬底的制备方法
Public
Publication/Patent Number: CN111463262A Publication Date: 2020-07-28 Application Number: 202010284469.8 Filing Date: 2020-04-13 Inventor: 张广银   白玉明   杨飞   吴凯   朱阳军   Assignee: 南京芯长征科技有限公司   IPC: H01L29/06 Abstract: 本发明涉及一种高压超结衬底的制备方法,其在基层衬底上通过外延工艺制备衬底耐压辅助层以及超结耐压层,通过沟槽刻蚀工艺在衬底耐压辅助层内得到衬底辅助层沟槽,对超结耐压层沟槽刻蚀后得到耐压辅助通孔,整个工艺过程与现有工艺兼容,由于采用同一光刻版刻蚀得到耐压辅助通孔以及衬底辅助层沟槽,能有效降低刻蚀难度,同时,刻蚀得到的衬底辅助层沟槽以及耐压辅助通孔具有很好的垂直性,侧壁一致性较好,深宽比减小,降低了辅助层沟槽填充体、辅助通孔填充体填充的难度,减少了空洞和缺陷的形成,电荷平衡得到加强,有利于击穿电压的提高,技术难度得到大幅的降低,为超结应用在特高压领域奠定基础。
20 CN106783940B
具有渐变浓度的边缘终端结构的功率半导体装置
Valid
Publication/Patent Number: CN106783940B Publication Date: 2020-08-04 Application Number: 201611033986.8 Filing Date: 2016-11-22 Inventor: 黄智方   李坤彦   郑家慧   王圣中   Assignee: 聚积科技股份有限公司   IPC: H01L29/06 Abstract: 一种具有渐变浓度的边缘终端结构的功率半导体装置,包含一基板、一本体,及一电极单元。本体形成于基板上并包括主动部、环围主动部的边缘终端部,及绝缘氧化层,主动部具有多个相互并联的电晶体,边缘终端部具有呈第一型半导体特性的第一半导体区、呈第二型半导体特性的第二半导体区,及远离基板的顶面,绝缘氧化层与基板相间隔地形成于边缘终端部,第一型半导体特性的浓度由顶面往基板方向递减。电极单元包括与电晶体连接且部分形成于绝缘氧化层上的第一电极层,及与本体相间隔地形成于基板的第二电极层。借此,使该边缘终端部施加电压时,能延伸该第一半导体区与该第二半导体区之间的空乏区并具有均匀的电力线,从而能承受较高的崩溃电压。