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Inventor Inventor Assignee Assignee IPC IPC
1
CN108365011B
一种基于封装应变技术的应变NMOSFET
Grant
Publication/Patent Number: CN108365011B Publication Date: 2021-01-08 Application Number: 201810224258.8 Filing Date: 2018-03-19 Inventor: 罗谦   孟思远   檀长桂   于奇   文厚东   Assignee: 电子科技大学   IPC: H01L29/78 Abstract: 一种基于封装应变技术的应变NMOSFET,属于半导体技术。本发明包括半导体衬底1,以及位于半导体衬底1上的源极、漏极和栅极3,栅极3与半导体衬底1之间还设置有栅氧化层2,半导体衬底1内位于栅氧化层2下方且邻近栅氧化层2的区域为沟道区8;通过封装应变工艺在应变NMOSFET中的沟道区8内形成平行于应变NMOSFET源漏电流方向的张应力;半导体衬底1上还设置有槽型结构9,槽型结构9位于栅极3外侧且平行于应变NMOSFET源漏电流方向的区域,用于增强沟道区8内的张应力。本发明提供的基于封装应变技术的应变NMOSFET具有增强应力的作用,能在利用晶片封装工艺时引入更大的平行于NMOSFET沟道的张应力,从而有效提升器件性能。
2
CN106057899B
多层鳍式场效应晶体管装置
Grant
Publication/Patent Number: CN106057899B Publication Date: 2021-04-02 Application Number: 201610232111.4 Filing Date: 2016-04-14 Inventor: 伯纳·j·欧博阿多威   罗伯特·克里斯图福·博文   缇塔斯·拉克施特   王维一   马克·s·罗德尔   Assignee: 三星电子株式会社   IPC: H01L29/78 Abstract: 提供了多层鳍式场效应晶体管装置。所述装置可以包括位于基底上的鳍形沟道结构。沟道结构可以包括堆叠在基底上的应力层和位于应力层之间的沟道层,应力层可以包括半导体材料,所述半导体材料具有足以将载流子约束到沟道层的宽带隙,并具有与沟道层的晶格常数不同的晶格常数以诱导沟道层中的应力。所述装置还可以包括位于沟道结构的相应的第一相对侧上的源/漏区和位于沟道结构的第二相对侧上并位于源/漏区之间的栅极。
3
CN107579117B
晶体管结构
Grant
Publication/Patent Number: CN107579117B Publication Date: 2021-03-12 Application Number: 201710109572.7 Filing Date: 2017-02-27 Inventor: S·阿萨纳西乌   P·加利   Assignee: 意法半导体有限公司   IPC: H01L29/78 Abstract: 本公开的各种实施例涉及晶体管结构。一种晶体管包括覆盖有绝缘栅的第一导电类型的准本征区域。该准本征区域在两个第二导电类型的第一掺杂区域之间延伸。主电极设置在这两个第一掺杂区域中的每一者上的。第二导电类型的第二掺杂区域被定位成与该准本征区域接触,但是与这两个第一掺杂区域电分离且物理分离一定距离。控制电极设置在该第二掺杂区域上。
4
CN108258046B
半导体元件
Grant
Publication/Patent Number: CN108258046B Publication Date: 2021-03-12 Application Number: 201710205482.8 Filing Date: 2017-03-31 Inventor: 温文莹   Assignee: 新唐科技股份有限公司   IPC: H01L29/78 Abstract: 本发明提供一种半导体元件,包括具有第一导电型的基底、金属氧化物半导体场效应晶体管、结型场效应晶体管、隔离结构以及具有第二导电型的埋入层。金属氧化物半导体场效应晶体管位于基底上。结型场效应晶体管位于基底上。隔离结构位于金属氧化物半导体场效应晶体管与结型场效应晶体管之间。埋入层位于金属氧化物半导体场效应晶体管与基底之间。埋入层自金属氧化物半导体场效应晶体管的下方延伸至隔离结构的下方以及结型场效应晶体管的下方。
5
CN112640128A
一种具有低栅极电阻的场效应晶体管的结构及制造方法
Public
Publication/Patent Number: CN112640128A Publication Date: 2021-04-09 Application Number: 201880096780.0 Filing Date: 2018-10-10 Inventor: 刘欣芳   许淼   刘燕翔   Assignee: 华为技术有限公司   IPC: H01L29/78 Abstract: 本申请实施例公开了一种场效应晶体管结构,该结构包括:半导体衬底(101),金属栅极(104),源极金属沟槽(107)、漏极金属沟槽(108)、刻蚀停止层和栅极接触(105),该刻蚀停止层覆盖在源极金属沟槽(107)和漏极金属沟槽(108)的上方,该栅极接触(105)位于有源区上方,由于在源极金属沟槽(107)和漏极金属沟槽(108)的上方覆盖有刻蚀停止层,可以将栅极接触(105)准确打到栅极上,而不会与源极金属沟槽(107)或漏极金属沟槽(108)短接,因此栅极接触(105)可以在金属栅极(104)上延伸至有源区上方,这样栅极接触(105)的长度限制变小,栅极接触(105)的形状可以类似于金属栅极(104)呈长条的形状,增大了栅极接触(105)与金属栅极(104)的接触面积,大大降低了栅极电阻。
6
CN107833918B
半导体装置
Grant
Publication/Patent Number: CN107833918B Publication Date: 2021-03-16 Application Number: 201710377223.3 Filing Date: 2017-05-25 Inventor: 下村纱矢   加藤浩朗   小林研也   Assignee: 株式会社东芝   IPC: H01L29/78 Abstract: 本发明的实施方式提供一种能够抑制寄生晶体管的动作的半导体装置。实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅极电极、第1电极、第2绝缘部、第3绝缘部、及第2电极。栅极电极隔着第1绝缘部设置在第1半导体区域中及第2半导体区域中,且在第1方向上延伸。第1电极设置在第3半导体区域之上,且与第3半导体区域电连接。第2绝缘部在第1半导体区域中与栅极电极相隔,且在第2方向上延伸。第3绝缘部具有在第1方向上延伸的第1绝缘部分。第1绝缘部分在第2方向上位于栅极电极与第2绝缘部之间。第2电极设置在第2绝缘部及第3绝缘部之上,且与栅极电极电连接。
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CN112189262A
半导体装置
Substantial Examination
Publication/Patent Number: CN112189262A Publication Date: 2021-01-05 Application Number: 201880093421.X Filing Date: 2018-05-22 Inventor: 田﨑勇次   Assignee: 三垦电气株式会社   IPC: H01L29/78 Abstract: 一种具有超级结结构的SJ功率MOSFET(10),为了实现更进一步的开关速度的高速化和耐压的稳定化,在作为N‑柱层的漂移层(13)之间配置的P‑柱层(20)由P柱上部层(21)和P柱下部层(22)形成,并且在将P柱上部层(21)的缺陷密度设为Da,将P柱上部层(21)的杂质浓度设为Ca,将P柱下部层(22)的缺陷密度设为Db,将P柱下部层(22)的杂质浓度设为Cb时,满足Db>Da、Ca>Cb的关系。
8
CN108321201B
功率元件
Grant
Publication/Patent Number: CN108321201B Publication Date: 2021-03-30 Application Number: 201710030434.X Filing Date: 2017-01-16 Inventor: 罗国轩   黄宗义   Assignee: 立锜科技股份有限公司   IPC: H01L29/78 Abstract: 一种功率元件,其中包含:作用层,包含本体区以及漂移区,本体区与漂移区于横向上邻接,并沿通道宽度方向形成PN接面,作用层具有上表面;栅极,形成于上表面上,PN接面位于栅极正下方;源极区,形成于本体区与上表面间的作用层中;漏极区,形成于漂移区与上表面间的作用层中;第一电性连接结构,形成于上表面上,用以电连接源极区;导电层,形成于第一电性连接结构上,且通过第一电性连接结构以电连接源极区;以及第二电性连接结构,形成于上表面上,于纵向上,介于漂移区与导电层之间,用以电连接漂移区与导电层,且第二电性连接结构与漂移区形成肖特基二极管。
9
US2021036142A1
GENERATING MILLED STRUCTURAL ELEMENTS WITH A FLAT UPPER SURFACE
Publication/Patent Number: US2021036142A1 Publication Date: 2021-02-04 Application Number: 16/530,331 Filing Date: 2019-08-02 Inventor: Davidescu, Ron   Zur, Yehuda   Assignee: Applied Materials Israel Ltd.   IPC: H01L29/78 Abstract: A miller, a non-transitory computer-readable medium, and a method for milling a multi-layered object. The method may include milling each structural element of an array of structural elements that are spaced apart from each other by gaps to provide the milled structural elements, wherein each milled structural element has a flat upper surface, wherein prior the milling each one of the structural elements of the array has a flat upper surface of a certain width, wherein the certain width is of a nanometric scale. The milling of each structural element of the array may include scanning a defocused ion beam of the certain width along a longitudinal axis of the structural element. A current intensity of the defocused ion beam decreases with a distance from a middle of the defocused ion beam.
10
CN106922201B
对于高迁移率沟道器件的载流子限制
Grant
Publication/Patent Number: CN106922201B Publication Date: 2021-03-09 Application Number: 201480083476.4 Filing Date: 2014-12-17 Inventor: G·杜威   M·v·梅茨   J·t·卡瓦列罗斯   W·拉赫马迪   T·加尼   A·s·默西   C·s·莫哈帕特拉   H·w·肯内尔   G·a·格拉斯   Assignee: 英特尔公司   IPC: H01L29/78 Abstract: 实施例包括一种器件,该器件包括掺杂沟槽材料,所述掺杂沟槽材料具有:(a)(ⅰ)第一体晶格常数以及(a)(ⅱ)Ⅲ‑Ⅴ族材料和Ⅳ族材料中的至少一种;鳍状物结构,其直接位于所述沟槽之上,该鳍状物结构包括鳍状物材料,所述鳍状物材料具有:(b)(ⅱ)第二体晶格常数以及(b)(ⅱ)Ⅲ‑Ⅴ族材料和Ⅳ族材料中的至少一种;阻挡层,其位于所述沟槽内并直接接触所述鳍状物的底表面,所述阻挡层包括具有第三体晶格常数的阻挡层材料;其中,(a)所述沟槽具有至少1.5:1的高宽比(深度比宽度),并且(b)所述阻挡层具有的高度不大于所述阻挡层材料的临界厚度。本文中描述了其它实施例。
11
CN108598148B
一种具有P型岛缓冲层结构的抗辐射MOSFET结构
Grant
Publication/Patent Number: CN108598148B Publication Date: 2021-01-05 Application Number: 201810352475.5 Filing Date: 2018-04-19 Inventor: 胡冬青   唐伯晗   贾云鹏   吴郁   张靖维   Assignee: 北京工业大学   IPC: H01L29/06 Abstract: 本发明公开一种具有P型岛缓冲层结构的抗辐射MOSFET结构,在常规功率MOSFET结构的衬底与漂移区之间加入一具有p型岛结构的缓冲层;缓冲层的浓度介于漂移区掺杂浓度和衬底掺杂浓度之间,P型岛浓度与尺寸严格控制,保证器件导通态时处于单极模式情况下;同时在器件处于阻断态时,P型岛对缓冲层‑衬底高低结附近电场有调节作用,改善器件受单粒子辐照时,寄生BJT诱生的反馈效应,进而提高单粒子烧毁阈值。本发明为空间用功率MOSFET提供了一种改善抗单粒子烧毁能力的新结构。
12
CN212303680U
一种改善高温高湿反偏可靠性的高压超结MOSFET
Grant
Publication/Patent Number: CN212303680U Publication Date: 2021-01-05 Application Number: 202022478217.7 Filing Date: 2020-11-02 Inventor: 何军   胡兴正   薛璐   刘海波   Assignee: 南京华瑞微集成电路有限公司   IPC: H01L29/78 Abstract: 本实用新型公开了一种改善高温高湿反偏可靠性的高压超结MOSFET。它包括第一导电类型的衬底和设置在衬底上侧的外延层,外延层的有源区内设有第二导电类型轻掺杂的沟槽填充区和第一导电类型的JFET区,沟槽填充区的上端设有第二导电类型重掺杂的体区,体区的上端两侧设有第一导电类型重掺杂区,在终端区内的外延层的上侧设有场氧化层,在有源区内的外延层的上侧设有栅氧化层,栅氧化层上侧设有掺杂多晶,掺杂多晶及栅氧化层的外侧设有SIN层。本实用新型通在掺杂多晶及栅氧化层的外侧增加一层致密的SIN层,而不需要使用Polymide,就可以达到改善高温高湿条件下的可靠性的效果,制造成本仅增加约1%。
13
CN107887443B
半导体器件及其制造方法及包括该器件的电子设备
Grant
Publication/Patent Number: CN107887443B Publication Date: 2021-01-12 Application Number: 201710531762.8 Filing Date: 2017-06-30 Inventor: 朱慧珑   Assignee: 中国科学院微电子研究所   IPC: H01L29/78 Abstract: 公开了一种半导体器件及其制造方法及包括该器件的电子设备。根据实施例,半导体器件可以包括:衬底;依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层,其中,第一源漏层与沟道层之间和/或沟道层与第二源/漏层之间具有晶体晶面和/或掺杂浓度界面;以及绕沟道层的外周形成的栅堆叠。
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CN109873039B
肖特基二极管及集成肖特基二极管的LDMOSFET
Grant
Publication/Patent Number: CN109873039B Publication Date: 2021-01-08 Application Number: 201711269321.1 Filing Date: 2017-12-05 Inventor: 罗泽煌   Assignee: 无锡华润上华科技有限公司   IPC: H01L29/872 Abstract: 本发明涉及一种肖特基二极管及集成肖特基二极管的LDMOSFET,所述肖特基二极管包括:衬底,具有第二导电类型;阱区,设于所述衬底上,具有第一导电类型;第二导电类型掺杂区,设于所述阱区的上部;纵向结构,从所述第二导电类型掺杂区上方向下延伸、依次贯穿所述第二导电类型掺杂区、阱区至所述衬底,所述纵向结构的材质为金属或合金;所述第一导电类型为与所述第二导电类型相反的导电类型,所述纵向结构作为所述肖特基二极管的阳极,所述阱区作为所述肖特基二极管的阴极。本发明将横向设置且需要延伸一定距离的金属半导体界面改为竖向设置,因此能够减小金属半导体界面占用器件的平面面积。
15
CN112164721A
一种具有双向ESD保护能力的SGT MOSFET器件
Substantial Examination
Publication/Patent Number: CN112164721A Publication Date: 2021-01-01 Application Number: 202011197260.4 Filing Date: 2020-10-30 Inventor: 李泽宏   赵一尚   胡汶金   林泳浩   李伟聪   Assignee: 深圳市威兆半导体有限公司   IPC: H01L29/78 Abstract: 本发明公开一种具有双向ESD保护能力的SGT MOSFET器件,包括元胞结构,所述元胞结构包括从下至上依次层叠的漏极金属、N+衬底、N型漂移区、源极金属;所述N型漂移区上表面一侧形成沟槽栅极结构,沟槽栅极结构包括从上至下依次设置的N+Poly栅极、P型轻掺杂一区、N型轻掺杂区、P型轻掺杂二区、N型源极接触区。本发明在传统的SGT MOSFET结构以及多晶硅多掺杂的纵向MOSFET结构的基础上,实现对功率MOS器件的开关性能和ESD保护性能两种性能的同时改进。
16
CN106783973B
具有改善的导通电阻值和改善的击穿电压的高压集成电路
Grant Assignment
Publication/Patent Number: CN106783973B Publication Date: 2021-01-26 Application Number: 201610371461.9 Filing Date: 2016-05-30 Inventor: 金旲勋   吴世景   Assignee: 爱思开海力士系统集成电路有限公司   IPC: H01L29/423 Abstract: 一种高压集成器件包括:具有第一导电性的半导体层;具有第二导电性的源极区和具有第二导电性的漂移区,它们设置在半导体层内,并且通过沟道区而彼此间隔开;漏极区,具有第二导电性并且设置在漂移区内;栅绝缘层,设置在沟道区之上;第一场绝缘层和第二场绝缘层,设置在漂移区之上并且在沟道区与漏极区之间,其中,第一场绝缘层和第二场绝缘层彼此间隔开;绝缘层,设置在漂移区之上,并且位于第一场绝缘层与第二场绝缘层之间;以及栅电极,设置在栅绝缘层、第一场绝缘层、绝缘层以及第二场绝缘层之上,其中,第一场绝缘层与沟道区相邻接,而第二场绝缘层与漏极区相邻接。
17
CN112185894A
降低刻蚀停止层对NMOS器件压应力的方法
Substantial Examination
Publication/Patent Number: CN112185894A Publication Date: 2021-01-05 Application Number: 202010958468.7 Filing Date: 2020-09-14 Inventor: 唐怡   Assignee: 华虹半导体(无锡)有限公司   IPC: H01L21/8238 Abstract: 本申请涉及半导体集成电路技术领域,具体涉及一种降低刻蚀停止层对NMOS器件压应力的方法。所述降低刻蚀停止层对NMOS器件压应力的方法包括:提供具有压应力刻蚀停止层的半导体晶片;所述半导体晶片包括NMOS器件和PMOS器件;在所述压应力刻蚀停止层上制作光刻胶,通过光刻工艺,打开所述NMOS器件区域的光刻胶;对所述NMOS器件区域进行离子注入,释放所述NMOS器件压应力刻蚀停止层中的压应力。本申请提供的降低刻蚀停止层对NMOS器件压应力的方法,可以解决相关技术中表现为压应力的刻蚀停止层,其会对NMOS的沟道产生消极影响,进而会减小NMOS器件速度的问题。
18
CN112310076A
半导体器件
Public
Publication/Patent Number: CN112310076A Publication Date: 2021-02-02 Application Number: 202010591338.4 Filing Date: 2020-06-24 Inventor: 权宁汉   郑修然   裵金钟   裵东一   Assignee: 三星电子株式会社   IPC: H01L27/088 Abstract: 提供了一种半导体器件,所述半导体器件包括:衬底;第一下图案和第二下图案,位于所述衬底上并且在第一方向上排成一行;第一有源图案堆叠,设置在所述第一下图案上并且与所述第一下图案间隔开;第二有源图案堆叠,设置在所述第二下图案上并且与所述第二下图案间隔开;鳍形切割栅极结构,设置在所述第一下图案上,所述鳍形切割栅极结构的一部分与所述第一下图案交叠;第一栅极结构,围绕所述第一有源图案堆叠并且在与所述第一方向相交的第二方向上延伸;第二栅极结构,围绕所述第二有源图案堆叠并且在所述第二方向上延伸;以及器件隔离层,位于所述第一栅极结构与所述第二栅极结构之间并且将所述第一下图案与所述第二下图案分开。
19
CN212659545U
一种具有对称性屏蔽栅和控制栅的栅结构
Grant
Publication/Patent Number: CN212659545U Publication Date: 2021-03-05 Application Number: 202021871049.1 Filing Date: 2020-08-31 Inventor: 陈利   陈译   陈彬   Assignee: 厦门芯一代集成电路有限公司   IPC: H01L29/423 Abstract: 本实用新型公开了一种具有对称性屏蔽栅和控制栅的栅结构,该栅结构包括:在PLD区中间设有贯穿N区的控制区和并延伸至P‑区的屏蔽区,在控制区中的两个控制栅,两个控制栅上表面的栅极,在屏蔽区的一个屏蔽栅,屏蔽栅与控制栅之间有一定间隔,且屏蔽栅的两侧与控制栅两侧对齐,控制区采用高K绝缘材料,屏蔽区采用硅氧化物材料,两个控制栅采用多晶硅材料,一个屏蔽栅采用导电材料。该栅结构通过屏蔽栅的耦合可以提高该栅结构在功率器件中的开关速度。
20
CN212725321U
一种LDMOS器件及半导体装置
Grant
Publication/Patent Number: CN212725321U Publication Date: 2021-03-16 Application Number: 202021382634.5 Filing Date: 2020-07-14 Inventor: 吴栋华   石新欢   Assignee: 和舰芯片制造(苏州)股份有限公司   IPC: H01L29/78 Abstract: 本实用新型公开了提供一种LDMOS器件,包含:P型衬底,P型衬底为源极;位于P型衬底上的外延层;位于外延层上的栅极,栅极的上边缘和侧边缘处围绕有场板;位于栅极上的漏极,栅极与漏极之间设置有层间隔离介质;以及填充有导电介质的漏极沟槽和源极沟槽,漏极沟槽连接外延层和漏极,源极沟槽连接外延层和场板。该LDMOS器件结构简单,且横向尺寸小。本实用新型同时提供一种包含上述LDMOS器件的半导体装置。
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